基于FPGA玻璃缺陷圖像采集處理系統(tǒng)
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玻璃缺陷檢測(cè)是玻璃生產(chǎn)過(guò)程中一個(gè)相當(dāng)重要課題。玻璃缺陷(氣泡、結(jié)石、錫點(diǎn)等)妨礙了它在重大技術(shù)領(lǐng)域中的應(yīng)用，不但影響了產(chǎn)品的外觀，同時(shí)由于它的不平整度及屈光度的影響，使得人透過(guò)玻璃觀察實(shí)物時(shí)受到障礙。目前，國(guó)內(nèi)外在該領(lǐng)域的研究成果大致為分別利用線、面陣CCD獲取表面圖像，由后續(xù)軟件對(duì)圖像加以分析的方法來(lái)實(shí)現(xiàn)對(duì)表面質(zhì)量的檢測(cè)處理。在此正是基于這樣一種指導(dǎo)思想下，設(shè)計(jì)了一種基于FPGA的玻璃缺陷在線檢測(cè)系統(tǒng)方案，利用FPGA實(shí)時(shí)、高速、可重構(gòu)的特點(diǎn)，對(duì)玻璃缺陷圖像進(jìn)行的預(yù)處理(卷積運(yùn)算)，從而大大降低了后期數(shù)據(jù)處理的壓力，使得圖像處理系統(tǒng)運(yùn)算速度快，具有很好的適應(yīng)性。
1 圖像采集處理系統(tǒng)硬件平臺(tái)
在圖像信號(hào)處理過(guò)程中為保證實(shí)時(shí)性，首先要求實(shí)時(shí)圖像處理系統(tǒng)具有處理大數(shù)據(jù)的能力；其次對(duì)系統(tǒng)體積的大小、功能、穩(wěn)定性等也有嚴(yán)格要求。實(shí)時(shí)圖像處理算法中經(jīng)常要用到對(duì)圖像的求和、求差、二維梯度、圖像分割等不同層次、不同種類的運(yùn)算?；谏鲜鲆蛩兀紤]到FPGA和DSP的優(yōu)異性能，這里在玻璃缺陷檢測(cè)系統(tǒng)中采用了如圖1所示的硬件平臺(tái)。
系統(tǒng)內(nèi)各模塊功能簡(jiǎn)要描述如下：
(1)視頻采集異步FIFO模塊(內(nèi)嵌于FPGA中)接收從視頻A／D芯片SAA7113送來(lái)的數(shù)字視頻流，解決系統(tǒng)數(shù)據(jù)緩沖和異步時(shí)鐘的問(wèn)題，因?yàn)镾AA7113送過(guò)來(lái)的LLC頻率為27 MHz，而FPGA系統(tǒng)時(shí)鐘頻率為48 MHz。
(2)視頻解碼模塊用來(lái)對(duì)得到的數(shù)字視頻流進(jìn)行解碼，識(shí)別出行、場(chǎng)同步信號(hào)，并且根據(jù)需要選擇采集圖像的大小。
(3)I2C配置接口模塊(通過(guò)EP2C35進(jìn)行模擬配置)通過(guò)I2C總線對(duì)SAA7113進(jìn)行初始化配置，選擇產(chǎn)生的數(shù)字視頻格式等。
(4)圖像幀存控制模塊用來(lái)讀／寫系統(tǒng)兩片幀存儲(chǔ)器，并且可以在它們之間進(jìn)行讀／寫切換操作。
(5)圖像低級(jí)處理模塊從幀存中讀取一幀圖像數(shù)據(jù)，對(duì)其進(jìn)行底層大量運(yùn)算的圖像預(yù)處理，如噪聲消除、邊緣檢測(cè)等，最后將處理完的圖像數(shù)據(jù)經(jīng)通信模塊送至后端DSP處理器做進(jìn)一步操作。此外由于采用基于SDRAM工藝的FPGA芯片，所以還需要配置電路在上電時(shí)對(duì)FPGA進(jìn)行配置。
系統(tǒng)上電時(shí)，F(xiàn)PGA首先從外部配置芯片中讀取配置數(shù)據(jù)，通過(guò)AS主動(dòng)串行方式完成自身的程序加載，進(jìn)入工作模式狀態(tài)。隨后I2C配置接口模塊完成對(duì)SAA7113的初始化，初始化結(jié)束后，F(xiàn)PGA等待采集圖像的命令。FPGA收到采集命令后，啟動(dòng)采集視頻數(shù)據(jù)模塊、異步FIFO模塊和視頻解碼模塊進(jìn)行解碼，將數(shù)據(jù)輪換寫到兩個(gè)幀存中，供圖像低級(jí)處理模塊處理、經(jīng)DSP對(duì)圖像做進(jìn)一步處理，然后由通信模塊送往工控PC。
2 系統(tǒng)中內(nèi)存管理和圖像低級(jí)處理技術(shù)
2．1 SDRAM控制實(shí)現(xiàn)及仿真
視頻轉(zhuǎn)換芯片輸出的視頻圖像數(shù)據(jù)通過(guò)8位總線VPO傳輸給FPGA，F(xiàn)PGA需要將數(shù)據(jù)保存到SDRAM中，SDRAM在讀寫上有嚴(yán)格的時(shí)序要求。SDRAM的命令由RAS_n，CAS_n，WE_n和LOAD_mode構(gòu)成，分別表示行選擇、列選擇、讀／寫控制和寄存器配置控制。在該系統(tǒng)中，設(shè)計(jì)了SDRAM(基于FPGA)接口模塊，該模塊控制SDRAM的命令與時(shí)序。模塊內(nèi)設(shè)計(jì)了初始化機(jī)制和系統(tǒng)指令分析機(jī)制。初始化機(jī)制不僅要完成對(duì)SDRAM的初始化配置，還要完成對(duì)控制器的初始化配置，從而使控制器與外部SDRAM的工作模式一致。為了實(shí)現(xiàn)高效的SDRAM存取，提高SDRAM總線的利用率，SDRAM接口模塊CLK采用133 MHz的高速時(shí)鐘，當(dāng)?shù)玫綌?shù)據(jù)存取模塊的讀FIFO要求后．向SDRAM連續(xù)寫入16個(gè)字；當(dāng)?shù)玫絇C接口模塊的讀SDRAM請(qǐng)求后讀出1個(gè)字；其他時(shí)間保證SDRAM進(jìn)行刷新工作，以免數(shù)據(jù)丟失。從該硬件設(shè)汁平臺(tái)可以看出，系統(tǒng)中的SDRAM分別由PFGA和DSP控制。當(dāng)DSP和FPGA完成對(duì)相應(yīng)SDRAM的操作后，需要進(jìn)行總線切換。總線切換后，DSP和FPGA開始對(duì)另一塊SDRAM進(jìn)行相應(yīng)操作。
評(píng)論