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	 > EDA/PCB > 設(shè)計(jì)應(yīng)用 > 一種基于FPGA的PXA270外設(shè)時(shí)序轉(zhuǎn)換接口設(shè)計(jì)
          
    
          

          

          


	
	
	

          
	
          
		
          
			
          一種基于FPGA的PXA270外設(shè)時(shí)序轉(zhuǎn)換接口設(shè)計(jì)
          
						
          
				作者：
				時(shí)間：2009-09-24
				來(lái)源：網(wǎng)絡(luò)
				
				
				
				
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           圖3為COM20020的時(shí)序原理圖，從時(shí)序分析可得出如下設(shè)計(jì)方案：DIR用于指示操作是讀還是寫，DIR=‘1’為讀，否則為寫。在操作前先對(duì)DIR 賦值；在EN有效時(shí)選擇CS，CLK的下一次上升沿變?yōu)橛行?。這樣是給寫操作對(duì)COM20020數(shù)據(jù)總線準(zhǔn)備數(shù)據(jù)之用，不影響讀操作；DS選擇在CS有效的下一個(gè)CLK上升沿變?yōu)橛行В贑S無(wú)效前兩個(gè)時(shí)鐘周期給出上升沿，以滿足“片選信號(hào)CS必須先于DS至少5 ns，并且只能在DS無(wú)效之后恢復(fù)為高電平”，并且DS中間應(yīng)有至少60 ns的時(shí)鐘寬度，因而保持3個(gè)CLK周期有效。圖4為CommandGenerator時(shí)序仿真圖。采用計(jì)數(shù)器進(jìn)行時(shí)序同步。以下給出VHDL源代碼。
          本文引用地址：http://www.ex-cimer.com/article/191920.htm
          
				
            
          
                
			
							
          
                
			            
                            
              
            
		
		
          
		
          
		
          
		
          
			
            
				
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          關(guān)鍵詞：
            			            FPGA
                        270
                        PXA
                        外設(shè)
                        
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
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