基于FPGA的直接數(shù)字頻率合成技術設計

直接數(shù)字頻率合成（ＤｉｒｅｃｔＤｉｇｉｔａｌ ＦｒａｑｕｅｎｃｙＳｙｎ-ｔｈｅｓｉｓ即ＤＤＦＳ，一般簡稱ＤＤＳ）是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術。它在相對帶寬、頻率轉換時間、相位連續(xù)性、正交輸出、高分辨率以及集成化等一系列性能指標方面已遠遠超過了傳統(tǒng)頻率合成技術。當累加器的Ｎ很大時，最低輸出頻率可達Ｈｚ、ｍＨｚ甚至μＨｚ。也就是說：ＤＤＳ的最低合成頻率接近于零頻。如果ｆｃ為５０ＭＨｚ, 那么當Ｎ為４８位時，其分辨率可達１７９ｎＨｚ。轉換時間最快可達１０ｎｓ的量級，這都是傳統(tǒng)頻率合成所不能比擬的。但它的不足之處是最高工作頻率會受限、噪聲和雜波不夠理想。

本設計采用ＡＬＴＥＲＡ公司的ＦＰＧＡ芯片ＥＰ１Ｋ３０ＴＣ－１４４來實現(xiàn)ＤＤＳ技術。ＥＰ１Ｋ３０芯片屬ＡＬＴＥＲＡ公司的ＡＣＥＸ系列，該系列是ＡＬＴＥＲＡ公司著眼于通信、音頻處理及類似場合應用而推出的ＦＰＧＡ器件系列芯片，它采用０．２２／０．１８微米混合工藝，密度從１００００門到１０００００門。所有ＡＣＥＸ系列器件均兼容６４ｂｉｔ、６６ＭＨｚ的ＰＣＩ，并支持鎖相環(huán)電路。ＡＣＥＸ１Ｋ采用查找表（ＬＵＴ）和ＥＡＢ（嵌入式陣列塊）相結合的結構，可用來實現(xiàn)存儲器、專用邏輯功能和通用邏輯功能，每個ＥＢＡ能提供４０９６比特的存儲空間，每個ＬＥ包含４個輸入ＬＵＴ、一個可編程的觸發(fā)器、進位鏈和一個層疊鏈。合理運用進位鏈能夠提高系統(tǒng)運行速度。

ＥＰ１Ｋ３０ＴＣ－１４４的最大系統(tǒng)門數(shù)為１１９０００，它有１７２８個邏輯宏單元數(shù)和５個嵌入式陣列塊，最大可提供２ｋＢ的ＲＯＭ／ＲＡＭ位，因而可完全滿足ＤＤＳ設計的要求。

１?。模模拥膶崿F(xiàn)過程

圖１為ＤＤＳ系統(tǒng)的基本原理圖，圖中的相位累加器由Ｎ位全加器和Ｎ位累加寄存器級聯(lián)而成，可對頻率控制字的２進制碼進行累加運算，是典型的反饋電路，產生的累加結果的高Ｍ位作為ＲＯＭ查找表的取樣地址值，而此查找表中儲存了一個周期的正弦波幅度值。顯然，此處存儲器ＲＯＭ可以看作一個從相位到正弦幅值的轉換器。這樣，用ＲＯＭ的輸出值來驅動ＤＡＣ，然后經濾波即可轉換成所需要的模擬正弦波形；同時Ｎ位累加輸出又可作為全加器的下一輪數(shù)據(jù)與頻率數(shù)據(jù)相加，直到相位累加器加滿產生溢出，從而完成一個周期，也就是ＤＤＳ信號的頻率周期。