基于FPGA的直接數(shù)字頻率合成技術(shù)設(shè)計(jì)

２．３ ＤＤＳ控制模塊設(shè)計(jì)

ＤＤＳ部分的系統(tǒng)控制是根據(jù)所需要的功能（如相位調(diào)制、幅度調(diào)制等）要求而設(shè)計(jì)的，這一點(diǎn)也是利用了ＦＰＧＡ的靈活性。其部分程序如下：

ＣＯＭＰＯＮＥＮＴ ｄｄｓｃ ＩＳ ＼調(diào)用ＤＤＳ主模塊

．．．．．．

ＥＮＤ ＣＯＭＰＯＮＥＮＴ ;

ＳＩＧＮＡＬ ｃｌｋｃｎｔ :ｉｎｔｅｇｅｒ ＲＡＮＧＥ ４ ＤＯＷＮＴＯ ０;

＼＼內(nèi)部信號(hào)定義

ＳＩＧＮＡＬ ｃｌｋ:ｓｔｄ_ｌｏｇｉｃ;

ＳＩＧＮＡＬ ｆｒｅｑｉｎｄ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ＤＯＷＮＴＯ ０);

ＢＥＧＩＮ

ｉ_ｄｄｓｃ:ｄｄｓｃ ＼＼調(diào)用ＤＤＳ主模塊

ＰＯＲＴ ＭＡＰ(ｃｌｋ＝＞ｃｌｋ,ｄｄｓｏｕｔ ＝＞ｄｄｓｏｕｔ,ｆｒｅｑｉｎ＝＞ｆｒｅｑｉｎｄ);

ｃｌｋ＜＝ｓｃｌｋ; ＼＼連接內(nèi)部端口

ＰＲＯＣＥＳＳ (ｓｃｌｋ)

ＢＥＧＩＮ

ＩＦｓｃｌｋ＇ｅｖｅｎｔ ＡＮＤ ｓｃｌｋ＝＇１＇　 ＴＨＥＮ

＼＼系統(tǒng)時(shí)鐘的上升沿觸發(fā)

ｆｒｅｑｉｎｄ＜＝ｆｐｉｎ;

ＥＮＤ ＩＦ;

３　結(jié)論

本系統(tǒng)在頻率不高于１００ｋＨｚ時(shí)能產(chǎn)生精確的正弦波形，而且十分穩(wěn)定。由于基準(zhǔn)時(shí)鐘為５０ＭＨｚ，且分辨率為１６位，因此，該系統(tǒng)能產(chǎn)生的最低頻率為５００Ｈｚ，若要產(chǎn)生更低頻率及更精確的波形，可以提高分辨率并相應(yīng)減小基準(zhǔn)時(shí)鐘，這在ＦＰＧＡ中實(shí)現(xiàn)起來(lái)相當(dāng)容易。

實(shí)踐證明：用ＦＰＧＡ設(shè)計(jì)ＤＤＳ電路較采用專用ＤＤＳ芯片更為靈活。因?yàn)椋灰淖儯疲校牵林械模遥希蛿?shù)據(jù)，ＤＤＳ就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。相比之下：ＦＰＧＡ的功能完全取決于設(shè)計(jì)需求，可以復(fù)雜也可以簡(jiǎn)單，而且ＦＰＧＡ芯片還支持在系統(tǒng)現(xiàn)場(chǎng)升級(jí)，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。另外，將ＤＤＳ設(shè)計(jì)嵌入到ＦＰＧＡ芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會(huì)增加多少，而購(gòu)買專用芯片的價(jià)格則是前者的很多倍。因此，采用ＦＰＧＡ來(lái)設(shè)計(jì)ＤＤＳ系統(tǒng)具有很高的性價(jià)比。