FPGA配合預(yù)失真技術(shù)的解調(diào)誤碼測(cè)試儀

3.2.2QPSK解調(diào)模塊
接收信號(hào)經(jīng)接收板的 A/D轉(zhuǎn)換后將兩路 10位二進(jìn)制信號(hào)同時(shí)送入 FPGA處理，流程如圖 1中接收系統(tǒng)所示。
判決模塊將濾波器整形后的 10位 I、Q路信號(hào)通過(guò)門限判決，映射為 1或 0兩種碼，判決的門限值我們根據(jù)實(shí)踐設(shè)定。隨后經(jīng)過(guò)并/串處理后便得到解調(diào)數(shù)據(jù)。
3.2.3 預(yù)失真器
本方案采用查表法來(lái)實(shí)現(xiàn)預(yù)失真器，即使用兩個(gè)獨(dú)立的一維表――幅度表和相位表來(lái)近似逼近放大器非線性的逆函數(shù)，這兩個(gè)表由兩塊 RAM組成。預(yù)失真器根據(jù)輸入信號(hào)的幅度計(jì)算查詢表地址，并利用地址來(lái)查找相應(yīng)的增益和相位，對(duì)輸入信號(hào)增益進(jìn)行補(bǔ)償，然后再做相位旋轉(zhuǎn)得到預(yù)失真器的輸出。
圖 1中的預(yù)失真誤差計(jì)算模塊由反饋信號(hào)通過(guò)自適應(yīng)算法來(lái)更新查找表。該算法基于乘法，相較于基于加法的預(yù)失真器，乘法對(duì)于反饋信號(hào)的相位不敏感，在反饋路徑中不需要相位調(diào)整電路。若預(yù)失真器的輸入 x(n)是幅度 ρ(n)，相位 φ(n)的復(fù)信號(hào)，經(jīng)過(guò)量化限幅后其地址輸入為 Q[ρ(n)]；若預(yù)失真器的輸出 z(n)是幅度 r(n)，相位 θ(n)的復(fù)信號(hào)，可得： z(n)=r(n)exp[ jθ(n)] = Kn ρ(n) exp[ j(φ(n) +ψn)]，式中 Kn和 ψn分別是查詢表的地址映射值。查詢表內(nèi)容的昀終迭代關(guān)系式： Kn+1 (Q[ρ(n)]) = Kn(Q[ρ(n)])－α(A[r(n)]／ρ(n)－1) 和 ψn (Q[ρ(n)]) =ψn(Q[ρ(n)])－β(ω(n)－φ(n))，式中 α和 β是迭代步長(zhǎng)，調(diào)整它們可以調(diào)節(jié)收斂速度。預(yù)失真器通過(guò)對(duì)以上兩式的迭代，不停的更新查詢表內(nèi)所存儲(chǔ)的數(shù)值，以達(dá)到對(duì) HPA反函數(shù)曲線的逼近。
為了提高收斂速度，在本方案中采用了基于插值法的查詢表內(nèi)容更新策略：每一次遞歸并不僅僅改變當(dāng)前地址的查詢表內(nèi)容，而是通過(guò)相應(yīng)的調(diào)整策略更新相關(guān)聯(lián)的多個(gè)地址的查詢表內(nèi)容。在實(shí)現(xiàn)時(shí)，使用一個(gè)與查詢表地址數(shù)目一致的地址更新指示器，若地址 N位置的數(shù)據(jù)已經(jīng)過(guò)迭代，則指示器對(duì)此進(jìn)行紀(jì)錄；同時(shí)從 N位置向上和向下進(jìn)行搜索，查找距離 N地址位置距離昀近的，且同樣已經(jīng)過(guò)迭代的兩個(gè)地址位置 N－L1和 N+L2，二者之間其它地址的存儲(chǔ)數(shù)據(jù)可以通過(guò)線性內(nèi)插得到： D´(N－n)=(1－n/L1)D(N)+ n/L1D(N－L1), (1≤n≤L1)和 D´(N+n)=(1－n/L2)D(N)+ n/L2D(N+L2) , (1≤n≤L2)。
3.2.4 測(cè)誤碼模塊
我們需比較發(fā)送數(shù)據(jù)與接收數(shù)據(jù)從而得到誤碼數(shù)，以作為昀終的硬件設(shè)計(jì)評(píng)估指標(biāo)。在接收板的 FPGA中，添加測(cè)誤碼模塊就非常的必要。圖 2表示出了其具體的實(shí)現(xiàn)和組成。
此處的本地 m序列產(chǎn)生器與發(fā)射端的設(shè)置相同，就相當(dāng)于產(chǎn)生發(fā)送數(shù)據(jù)，由于其與解調(diào)模塊共用同一時(shí)鐘，我們便可將解調(diào)出的數(shù)據(jù)與該序列同時(shí)送入逐位比較檢測(cè)模塊進(jìn)行比較。
為保證解調(diào)數(shù)據(jù)與序列產(chǎn)生器發(fā)出的碼幀對(duì)齊，還需設(shè)置幀頭判斷模塊，當(dāng)判斷出解調(diào)數(shù)據(jù)的幀頭到來(lái)時(shí)便啟動(dòng)本地 m序列產(chǎn)生器開(kāi)始比較。逐位比較檢測(cè)模塊由異或門構(gòu)成 ,在時(shí)鐘上升沿到來(lái)時(shí) ,若比較控制信號(hào)為 “1”,則將接收序列和本地序列進(jìn)行異或比較 ,有誤碼 ,則輸出“1”。比較控制信號(hào)由幀頭判斷模塊產(chǎn)生，當(dāng)判斷到幀頭時(shí)，其跳變?yōu)?“1”，控制誤碼測(cè)試啟動(dòng)，統(tǒng)計(jì)若干幀再次檢測(cè)到幀同步頭時(shí)，其跳回“0”，結(jié)束檢測(cè)。
誤碼統(tǒng)計(jì)模塊對(duì)誤碼進(jìn)行計(jì)數(shù)，當(dāng)比較控制信號(hào)為“0”時(shí)即結(jié)束計(jì)數(shù)并輸出誤碼數(shù)。
4 測(cè)試結(jié)果
由于解調(diào)涉及到載波同步與時(shí)鐘同步問(wèn)題，我們將討論用一種昀簡(jiǎn)易的方法實(shí)現(xiàn)。時(shí)鐘同步的解決：將接收板系統(tǒng)所需的時(shí)鐘接到發(fā)射板的晶振上，以保證同頻。載波同步的解決：在晶振相同的前提下我們可以保證 VCO載波同頻，但相位會(huì)有偏差，因此我們需要在 FPGA中添加一塊鎖相環(huán)以保證本地載波的相位跟蹤上發(fā)射載波。
同步問(wèn)題解決后，我們首先采用 Chipscope觀看進(jìn)入 FPGA的 I、Q兩路的幅頻（A-F）特性圖，從而根據(jù)其幅度的分布為判決門限規(guī)定具體的值。同時(shí)，觀看星座圖以了解解調(diào)效果是否滿足需求，圖 3即為本系統(tǒng)在碼速率 40Mbps時(shí)經(jīng)解調(diào)所得的星座圖。
在實(shí)驗(yàn)室的情況下，預(yù)計(jì)誤碼率的數(shù)量級(jí)在 10-12左右，為提高測(cè)量的可靠性，本次測(cè)試選取 3×1014個(gè)幀作為一次檢測(cè)周期。多次測(cè)量結(jié)果并沒(méi)有出現(xiàn)誤碼情況，硬件設(shè)計(jì)滿足工程要求。5 結(jié)束語(yǔ)
本文旨在討論一些實(shí)際的硬件測(cè)試經(jīng)驗(yàn)，并對(duì)整套測(cè)試工作進(jìn)行詳細(xì)的歸納與總結(jié)，提出了可供工程師參考的解決方法。QPSK技術(shù)目前在衛(wèi)星數(shù)字通信中廣泛應(yīng)用，本文則通過(guò)討論 QPSK成套的調(diào)制解調(diào)系統(tǒng)，著重闡述了該測(cè)試系統(tǒng)的硬件及 FPGA的設(shè)計(jì)與實(shí)現(xiàn)。該測(cè)試系統(tǒng)可以有效地幫助工程師進(jìn)行設(shè)備互通測(cè)試和工程驗(yàn)收。