芯片-封裝協(xié)同設(shè)計(jì)方法優(yōu)化SoC

隨著工藝節(jié)點(diǎn)和裸片尺寸不斷縮小，采用倒裝芯片封裝IC器件的消費(fèi)電子產(chǎn)品的數(shù)量日益增加。但是，倒裝芯片封裝制造規(guī)則還沒有跟上工藝技術(shù)發(fā)展的步伐。 本文介紹了用芯片-封裝協(xié)同設(shè)計(jì)方法優(yōu)化SoC的過程。
隨著工藝節(jié)點(diǎn)和裸片尺寸不斷縮小，采用倒裝芯片封裝IC器件的消費(fèi)電子產(chǎn)品的數(shù)量日益增加。但是，倒裝芯片封裝制造規(guī)則還沒有跟上工藝技術(shù)發(fā)展的步伐。

因此需要一種更精確、更高效的I/O接口設(shè)計(jì)方法，特別是針對(duì)倒裝芯片設(shè)計(jì)的I/O接口設(shè)計(jì)方法。這種一體化芯片-封裝協(xié)同設(shè)計(jì)方法應(yīng)允許開展早期的可行性研究，還要能優(yōu)化封裝和芯片接口設(shè)計(jì)，同時(shí)能滿足芯片和封裝需要的嚴(yán)格約束條件。

目前，大多數(shù)倒裝芯片設(shè)計(jì)公司都采用內(nèi)部方法進(jìn)行倒裝芯片規(guī)劃。這種方法主要利用電子表格捕獲和存儲(chǔ)設(shè)計(jì)輸入和約束。公司自己開發(fā)腳本處理電子表格中的數(shù)據(jù)，并產(chǎn)生指令去指導(dǎo)設(shè)計(jì)實(shí)現(xiàn)。這種方法通常是從一個(gè)簡單的系統(tǒng)開始，然后隨著設(shè)計(jì)復(fù)雜性的提高，逐漸發(fā)展成為一套復(fù)雜的格式和腳本。

這種方法有許多缺點(diǎn)。首先，這種系統(tǒng)的維護(hù)費(fèi)用昂貴并會(huì)降低設(shè)計(jì)師的產(chǎn)能。第二，電子表格在設(shè)計(jì)描述方面有很大的局限性。第三，腳本缺乏綜合能力，無法執(zhí)行假設(shè)分析，也無法對(duì)設(shè)計(jì)進(jìn)行成本、性能和可靠性方面的優(yōu)化。第四，基于電子表格和腳本的系統(tǒng)不能精確預(yù)測設(shè)計(jì)的最終實(shí)現(xiàn)。

協(xié)同設(shè)計(jì)環(huán)境

隨著裸片的不斷縮小以及I/O數(shù)量和速度的不斷提高，芯片和封裝之間的接口很快成為了設(shè)計(jì)中約束最嚴(yán)格的部分。能夠及時(shí)并且同時(shí)設(shè)計(jì)出高質(zhì)量和低成本的封裝與芯片可以實(shí)現(xiàn)完全不同于普通或故障芯片的成功產(chǎn)品。

因此需要一種一體化的芯片-封裝協(xié)同設(shè)計(jì)系統(tǒng)，這種系統(tǒng)要使用工業(yè)標(biāo)準(zhǔn)的數(shù)據(jù)庫OpenAccess，并能與第三方封裝和接口實(shí)現(xiàn)工具相接。這種一體化設(shè)計(jì)環(huán)境能讓設(shè)計(jì)師在單個(gè)數(shù)據(jù)庫中查看和操作芯片與封裝數(shù)據(jù)。由于設(shè)計(jì)數(shù)據(jù)庫包含了完整的封裝和芯片實(shí)現(xiàn)數(shù)據(jù)，這種數(shù)據(jù)庫可以同時(shí)供芯片和封裝設(shè)計(jì)小組使用。

Tcl接口允許用戶開發(fā)Tcl腳本來探測設(shè)計(jì)數(shù)據(jù)，產(chǎn)生數(shù)據(jù)報(bào)告，并實(shí)現(xiàn)設(shè)計(jì)流程的自動(dòng)化。通過使用數(shù)據(jù)庫或LEF/DEF等標(biāo)準(zhǔn)接口還可以在協(xié)同設(shè)計(jì)環(huán)境和第三方芯片與封裝實(shí)現(xiàn)工具之間實(shí)現(xiàn)數(shù)據(jù)交換。

高效的封裝和芯片協(xié)同設(shè)計(jì)解決方案必須具有快速建立原型的能力，因?yàn)樾枰谠O(shè)計(jì)周期早期就做出封裝決策，此時(shí)設(shè)計(jì)網(wǎng)表和/或物理庫還沒有準(zhǔn)備好。預(yù)測最終實(shí)現(xiàn)的精度也很重要。如果沒有足夠的精度，在原型設(shè)計(jì)或規(guī)劃階段做出的設(shè)計(jì)決策可能導(dǎo)致實(shí)現(xiàn)困難，從而嚴(yán)重影響出帶時(shí)間。

保守的規(guī)劃可能不必要的增加封裝成本。協(xié)同設(shè)計(jì)系統(tǒng)需要允許用戶開發(fā)出多種場景來讓設(shè)計(jì)師測試不同的封裝方案。有了這種功能后，用戶可以用不同的基底堆疊方法建立原型設(shè)計(jì)，并通過可行性檢查找到最便宜的封裝解決方案。

任何設(shè)計(jì)參數(shù)變化都是遞增的，設(shè)計(jì)可以用修改后的設(shè)置自動(dòng)更新。例如，如果用戶想試驗(yàn)具有較少層數(shù)的基底、或較小BGA、或不同比例的I/O焊盤單元，用戶可以在短短幾分鐘內(nèi)導(dǎo)入/產(chǎn)生一種新的基底堆疊方案，或產(chǎn)生另一個(gè)BGA，或建立一套新的I/O單元原型。不同的設(shè)計(jì)解決方案可以保存為獨(dú)立的數(shù)據(jù)庫供比較和設(shè)計(jì)審查。還可以從可行性和成本方面對(duì)每種設(shè)計(jì)進(jìn)行評(píng)估。

任何規(guī)劃工具需要與最終實(shí)現(xiàn)有很好的相關(guān)性。一個(gè)規(guī)劃只有能夠順利地實(shí)現(xiàn)才是完美的。在采用傳統(tǒng)方法時(shí)，封裝版圖設(shè)計(jì)師必須用手工方式確認(rèn)封裝的可布線性。這樣做將延長項(xiàng)目時(shí)間，并增加用于評(píng)估的封裝數(shù)量。

集成化的芯片-封裝協(xié)同設(shè)計(jì)環(huán)境應(yīng)包含自動(dòng)化的封裝可行性布線器，用于對(duì)許多封裝進(jìn)行快速和精確的評(píng)估。這種封裝可行性分析是減少設(shè)計(jì)小組與封裝供應(yīng)商之間工程反復(fù)的關(guān)鍵。

由于大多數(shù)封裝修改和確認(rèn)可以在同一個(gè)封裝-芯片協(xié)同設(shè)計(jì)環(huán)境中完成，因此詳細(xì)的封裝版圖只是在最終的版圖實(shí)現(xiàn)和驗(yàn)證時(shí)才需要。

如今大多數(shù)倒裝芯片設(shè)計(jì)依賴于以前人們熟知的良好凸點(diǎn)圖案。這種“一成不變”的解決方案可能導(dǎo)致嚴(yán)重的過度設(shè)計(jì)，并且增加不必要的封裝成本。

集成式的倒裝芯片封裝協(xié)同設(shè)計(jì)解決方案，提供從自動(dòng)到完全定制的一整套創(chuàng)建功能。它能自動(dòng)綜合在所選封裝中可布線的凸點(diǎn)覆蓋宏(bump-cover macro)，并滿足SPG(信號(hào)到電源和地)約束條件,還能從文件格式導(dǎo)入定制的凸點(diǎn)覆蓋宏。

此外，穩(wěn)固可靠的版圖編輯器能讓用戶在GUI中直觀地創(chuàng)建和編輯凸點(diǎn)覆蓋宏。在具有凸點(diǎn)覆蓋宏庫的情況下，系統(tǒng)可以為設(shè)計(jì)選擇最佳的宏，從而實(shí)現(xiàn)更小的裸片面積、更少的封裝布線層以及更好的電源與地分布。

這種系統(tǒng)中使用的綜合方法可以確定最優(yōu)的凸點(diǎn)版圖，形成最高性價(jià)比的解決方案，并滿足最嚴(yán)格的約束條件。

集成式芯片-封裝協(xié)同設(shè)計(jì)規(guī)劃環(huán)境的一個(gè)最重要優(yōu)點(diǎn)是，它能同時(shí)從封裝和芯片的角度考慮約束條件。當(dāng)約束中存在沖突時(shí)，工具需要作出智能仲裁。