改進(jìn)型CIC抽取濾波器設(shè)計與FPGA實現(xiàn)

最后，非遞歸結(jié)構(gòu)中每一級再采用多相技術(shù)進(jìn)一步降低功耗?？紤]到中間第二、三、四級階數(shù)比較高，因此將每級分解實現(xiàn)，相當(dāng)于引進(jìn)流水線技術(shù)，提高電路速率。第二級與第四級均為10階，分解為2個5階級聯(lián)的結(jié)構(gòu)，第三級為14階，分解為5階、4階、5階。這樣除了SINE濾波器，整個改進(jìn)型濾波器只有(1 +z-1)4與(1+z-1)5兩種結(jié)構(gòu)。這種高度規(guī)則的結(jié)構(gòu)使電路設(shè)計和版圖設(shè)計變得更加容易。SINE濾波器放在最后一級如圖5所示。

4 仿真結(jié)果
為了快速有效地驗證濾波器性能，使用Matlab的simulink工具搭建了三階sigma-delta調(diào)制器，輸入各種頻率的正弦波產(chǎn)生高速1，0信號，作為CIC濾波器的輸入。改進(jìn)型CIC濾波器FPGA實現(xiàn)是采用Xilinx公司SPARTAN-3系列開發(fā)板，在ISE 6．3環(huán)境下進(jìn)行的。為了進(jìn)行比較，分別采用文獻(xiàn)[4]中給出的轉(zhuǎn)換抽取結(jié)構(gòu)與圖4、圖5給出的改進(jìn)結(jié)構(gòu)實現(xiàn)。頂層結(jié)構(gòu)與仿真結(jié)果如圖6所示(其中clk 為輸入時鐘；rst_n為復(fù)位信號，也可視為使能信號，低電平有效；data_in為1 b的輸人數(shù)據(jù)；data_out為47 b補碼輸出；data_en為輸出數(shù)據(jù)變化指示信號)。

根據(jù)FPGA綜合報告，采用文獻(xiàn)[4]中電路結(jié)構(gòu)實現(xiàn)的改進(jìn)型CIC，使用的邏輯資源為1 704．個，占器件總資源的88％，而采用圖4、圖5中的優(yōu)化電路結(jié)構(gòu)時，在濾波性能不變的前提下，使用的邏輯資源減少為1 261個，占器件總資源的65% ，說明對結(jié)構(gòu)的改進(jìn)與優(yōu)化大大節(jié)省了硬件資源。

5 結(jié) 語
這里在文獻(xiàn)[4]的基礎(chǔ)上提出一種改進(jìn)型的CIC濾波器，大大提高了其通帶特性，相較于傳統(tǒng)CIC濾波器，無論在阻帶還是通帶特性都有明顯改善，適合應(yīng)用于高精度∑-△模數(shù)轉(zhuǎn)換器中。在FPGA實現(xiàn)的過程中，對文獻(xiàn)[4]中的結(jié)構(gòu)進(jìn)行優(yōu)化，使部分電路工作在更低的頻率下，大大降低了功耗；采用非遞歸結(jié)構(gòu)，結(jié)合傳輸函數(shù)自身的特性合并部分分式，降低了電路復(fù)雜性；在每級處理時僅采用加法器和延時單元，節(jié)省了硬件資源，提高了實用性。