基于DDS技術(shù)的多路同步信號(hào)源的設(shè)計(jì)
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用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的取樣地址，進(jìn)行波形的相位一幅碼轉(zhuǎn)換，即可在給定的時(shí)間上確定輸出的波形的抽樣幅碼。本設(shè)計(jì)利用FPGA資源，構(gòu)造一個(gè)10位的ROM進(jìn)行數(shù)據(jù)的存儲(chǔ)和轉(zhuǎn)換。本文引用地址：http://www.ex-cimer.com/article/192052.htm
ROM可利用Quartus的插件管理程序Megawiz-ard plug-in manager容易獲得，這里給出正弦波形數(shù)據(jù)生成的C程序，來生成ROM存儲(chǔ)的數(shù)據(jù)。要想生成其他波形的數(shù)據(jù)，只需要簡單修改其中的波形表達(dá)式即可。
3 仿真與調(diào)試
本設(shè)計(jì)在Quartus Ⅱ中進(jìn)行分析和綜合后，得到該相位可調(diào)多輸出DDS的結(jié)構(gòu)如圖6所示。
在Quartus Ⅱ中，輸入控制信號(hào)：Fo=100 MHz，fword=50，pword=35，進(jìn)行仿真，其仿真結(jié)果如圖7所示。在Quartus中生成的仿真數(shù)據(jù)經(jīng)過驗(yàn)證完全正確，得到了同頻和可調(diào)相的三個(gè)正弦波的幅值數(shù)據(jù)序列，完全滿足設(shè)計(jì)要求。
4 結(jié) 語
本設(shè)計(jì)運(yùn)用VHDL硬件編程語言和DDS技術(shù)，結(jié)合FPGA高速器件，實(shí)現(xiàn)了多路信號(hào)的同步輸出，很好地解決了要求信號(hào)之間同頻率可調(diào)，相位連續(xù)可調(diào)的問題，且具有易于程控、相位連續(xù)、輸出頻率穩(wěn)定度高、分辨率高等優(yōu)點(diǎn)，并且采用一個(gè)FPGA塊就解決了傳統(tǒng)上需要三個(gè)DDS才能解決的問題，也大大降低了設(shè)計(jì)成本。
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