基于DSP Builder的正弦信號(hào)源優(yōu)化設(shè)計(jì)及其FPGA實(shí)現(xiàn)

3 信號(hào)源的FPGA實(shí)現(xiàn)
Matlab／Simulink對(duì)設(shè)計(jì)好的DDS系統(tǒng)進(jìn)行編譯，通過(guò)調(diào)用DSP Builder的SignalCompiler工具可直接生成QuartusⅡ的工程文件，再調(diào)用QuartusⅡ完成綜合、網(wǎng)表生成和適配，直至完成FPGA的配置下載過(guò)程。
本設(shè)計(jì)方案采用的FPGA芯片是APEX20K系列器件EP20K200FC484。所得結(jié)果中的數(shù)字輸出可以輸出到SRAM芯片中，然后上載到計(jì)算機(jī)進(jìn)行數(shù)字信號(hào)分析，模擬輸出則通過(guò)HP示波器測(cè)試。圖4給出了用QuartusII的仿真結(jié)果。圖中，clock為系統(tǒng)時(shí)鐘，sclrp為高電平復(fù)位信號(hào)，PWORD，F(xiàn)WORD，AWORD的值分別設(shè)為十進(jìn)制數(shù)0，9000000和50。仿真得到的3個(gè)輸出OUTl，OUT2和OUT3與Matlab／Simulink中的仿真結(jié)果在相位、頻率和幅度上基本一致。實(shí)驗(yàn)表明，利用FPGA所計(jì)設(shè)的DDS在滿足性能的條件下，節(jié)約了芯片資源，提高了輸出的精度。

4 結(jié)語(yǔ)
本文介紹了一種改進(jìn)了的基于DSP Builder的正弦信號(hào)發(fā)生器設(shè)計(jì)方法，應(yīng)用APEX20K系列FPGA芯片實(shí)現(xiàn)。繼承了傳統(tǒng)DDS設(shè)計(jì)中調(diào)頻、調(diào)相迅速的優(yōu)點(diǎn)，同時(shí)，采用了查找表壓縮方案，使芯片在節(jié)約資源的基礎(chǔ)上達(dá)到了較高的輸出精度。