晶圓級封裝: 熱機(jī)械失效模式和挑戰(zhàn)及整改建議

　　概述

　　我們可以考慮獨(dú)立封裝(圖6 [A])和安裝在主板上的封裝(圖6 [B]) 兩種封裝工藝。本文主要討論前者，讓讀者初步了解WLCSP封裝的特異性。

　　BEoL層應(yīng)力如圖8所示。在這樣一個(gè)配置中，因?yàn)楹盖蚝屯鈬骷臒崤蛎浵禂?shù)失匹，每個(gè)焊接區(qū)都會(huì)發(fā)生類似的應(yīng)力問題。此外，在裸片外圍可以看到聚合物層邊緣的影響(見圖8中的箭頭)。因此，我們已開始懷疑聚合物、焊球和裸片邊緣的相互作用。需要指出的是，在這個(gè)層面，應(yīng)力的產(chǎn)生唯一原因是本地的熱膨脹失匹，而與封裝尺寸大小無關(guān)。

　　圖8：BEoL區(qū)的S1 應(yīng)力分量(MPa) - 獨(dú)立配置(頂視圖 – 重點(diǎn)分析封裝角部)

　　一旦組裝到主板上后，應(yīng)力區(qū)域特性接近在標(biāo)準(zhǔn)倒裝片配置上觀察到的應(yīng)力區(qū)域[10]。在最外層焊球區(qū)域觀察到應(yīng)力最大值，因?yàn)樽钔鈱雍盖虻街行渣c(diǎn)(DNP)(即封裝中心)的距離最遠(yuǎn)(圖9)。我們還觀察到，焊球下面的應(yīng)力分布受焊球至封裝中心的相對位置的影響。因此，壓縮力和拉伸力區(qū)域方向隨焊球位置不同而變化。

　　圖9：BEoL區(qū)的SZ 應(yīng)力分量(MPa) - 組裝到主板上的封裝 (頂視圖)

　　與獨(dú)立封裝相比，已焊接的焊球使焊盤受到更大的應(yīng)力。不過，無論封裝尺寸多大，裸片和聚會(huì)物邊緣受到的應(yīng)力都會(huì)保持不變。

　　聚合物層

　　聚合物邊緣可選用兩種設(shè)計(jì)策略，錐體或直接沉積方法，具體選用哪一種方法，取決于第二層聚合物止于第一層薄膜之前還是之后。我們從機(jī)械學(xué)角度評測兩個(gè)配置，在BEoL區(qū)域內(nèi)，沿裸片對角線提取應(yīng)力值(圖10)。因?yàn)殛P(guān)注點(diǎn)放在了聚合物邊緣，所以圖中只給出了封裝的角部受力情況。如前文所述，在BEoL區(qū)能夠觀察到焊球的影響(見圖中的反復(fù)出現(xiàn)的圖形)。此外，正如我們所預(yù)想的，在聚合物邊緣發(fā)現(xiàn)了應(yīng)力最大值，不過，應(yīng)力的影響只限于這個(gè)區(qū)域。有限元分析顯示，與錐體沉積法相比，直接沉積法的應(yīng)力更高，這是因?yàn)榍罢哌吘壧幘酆衔锖穸容^大。兩種沉積方法導(dǎo)致厚度相差大約5% (圖10 (B))。

　　圖10：[A] 直接配置和錐體配置的BEoL層和聚合物層應(yīng)力分布圖[B] BEoL棧周圍應(yīng)力變化(見應(yīng)力提取通道圖[A]上的灰箭頭) (獨(dú)立封裝配置)

　　在決定了邊緣設(shè)計(jì)方法后，我們需要確定在BEoL棧上發(fā)生較低應(yīng)力的準(zhǔn)確位置。為此，我們測試了各種位置：平坦區(qū)(圖11 #1, #4)、密封環(huán)(圖11 #6)上方、鈍化拓?fù)涞撞坎煌恢?圖11 #2 #3 #5)。

　　圖11：有聚合物的配置與無聚合物的配置之間的應(yīng)力變化。在SiN鈍化層內(nèi)提取拉伸應(yīng)力Sy。不同配置間的應(yīng)力差異主要出現(xiàn)在聚合物邊緣。

　　鑒于聚合物末端在BEoL棧上產(chǎn)生拉伸性負(fù)載，確定選項(xiàng)#6為首選。因此，密封環(huán)的‘錨定’特性可限制其潛在的不利影響。為辨別結(jié)構(gòu)差異，關(guān)注點(diǎn)放在鈍化層應(yīng)力上。

　　不出所料，發(fā)現(xiàn)兩個(gè)大類：第一類(#2, #3 & #5)是聚合物層末端靠近一個(gè)幾何奇點(diǎn)，引發(fā)最大應(yīng)力;第二類(#1, #4 & #6)是聚合物層末端在一個(gè)平坦面上，這里觀察到最小應(yīng)力。提案#6(即密封圈上方)的改進(jìn)作用并不明顯，需要說明地是，這可能是所用分析標(biāo)準(zhǔn)造成的，本文只分析了SiN層的完整性，BEoL中間層的離層風(fēng)險(xiǎn)并未視為一種失效模式?；谶@些結(jié)果和過程可變因素，將邊緣置于較大的平坦區(qū)域是比較安全的，這對應(yīng)配置#4。

　　鈍化性質(zhì)

　　聚合物層邊緣、暴露于空氣中的結(jié)構(gòu)和焊盤的存在，讓W(xué)LCSP封裝的鈍化層成為一個(gè)重要區(qū)域。開發(fā)人員可以從厚度和殘余應(yīng)力角度探討最佳設(shè)計(jì)。因?yàn)槲覀兏櫟氖ь愋褪菣C(jī)械失效，所以討論重點(diǎn)放在氮化物層的特性方面。為此，我們測試了不同厚度與殘余應(yīng)力的相對變化，見表1.

　　表1.探討過的參數(shù)表

　　圖12：[A]SiN厚度的影響[B]SiN殘余應(yīng)力的影響

　　應(yīng)力是從聚合物層下面的SiN層提取的(圖12)。測試結(jié)果顯示，SiN越厚，應(yīng)力越小。還應(yīng)記住，如果厚度較大，真層拓?fù)淇赡軙?huì)更平滑，奇點(diǎn)更少，因此，可降低失效風(fēng)險(xiǎn)。關(guān)于殘余應(yīng)力影響，根據(jù)最初假定值，最終應(yīng)力被遷移。因此，通過降低殘余應(yīng)力，降低了最終應(yīng)力狀態(tài)的數(shù)學(xué)值。不過，增加厚度方法不能隨意修改，還要記住對其它特性(例如，電氣、可靠性和熱變形)的影響。因此，必須找到一個(gè)折衷的辦法，考慮到所有的副作用。

　　4. 結(jié)論

　　本文概述了WLCSP晶圓級封裝的特異性，先簡要介紹了扇入和扇出型封裝特異性以及封裝流程;然后，描述了在制程工序和/或可靠性測試期間發(fā)生的不同的熱機(jī)械失效。裸片邊緣帶和焊球四周是高度敏感區(qū)域，發(fā)生過很多失效問題。為更深入地了解所涉及的結(jié)構(gòu)，本文采用有限元法分析了WLCSP封裝失效問題。首先，建立一個(gè)3D封裝模型，初步了解扇入型封裝的熱機(jī)械特性。研究發(fā)現(xiàn)，焊球和聚合物邊緣是影響可靠性的重要位置。然后，用一個(gè)2D模型深入分析聚合物邊緣的影響，優(yōu)化BEoL層。實(shí)驗(yàn)發(fā)現(xiàn)，終止在平坦區(qū)域的錐體沉積法可降低在BEoL鈍化層發(fā)生的應(yīng)力。最后，我們研究了SiN厚度及殘余應(yīng)力的影響，并建議提高SiN層厚度，以降低殘余應(yīng)力。

　　本文能夠讓讀者朋友更好地了解WLCSP封裝在機(jī)械性能方面的特異性。通過介紹一組與有限元法結(jié)果相關(guān)的典型失效，我們概括了主要有效參數(shù)和可靠性改進(jìn)建議。

　　參考文獻(xiàn)

　　1.Xuejen Fan, Qiang-Han, Reliability challenges and design considerations for Wafer-Level packages, Electronic Packaging Technology & High Density Packaging conference (ICEPT-HDP), 2008

　　2.Xuejun Fan, Wafer Level Packaging (WLP):Fan-in, Fan-out and Three-Dimensional Integration, Eurosime Conference, 2010

　　3.Cadmus Yuan et al., Design and Analysis of a novel fan-out WLCSP structure, Eurosime Conference, 2006

　　4.Hikaru Nomura et al., WLCSP CTE Failure Mitigation via Solder Sphere Alloy, ECTC, 2015

　　5.K. M. Chen, Lead-Free Solder Material and Chip Thickness Impact on Board-Level Reliability for Low-K WLCSP, IEEE Transactions on advanced packaging, vol. 33, no. 2, 2010

　　6. Reche, J.H.J. and Kim, D.H., Wafer level packaging having bump-on-polymer structure, Microelectronics Reliability, 43, 879-894, 2003

　　7.Kim D-H, Elenius P, Johnson M, Barrett S. Solder joint reliability of a polymer reinforced wafer level,package, Microelectronics Reliability, 42,1837, 2002

　　8.Bumping Design Guide, [online], Available: http ://www.flipchip.com/

　　9.Ming-Che Hsieh, Modeling Correlation for Solder Joint Fatigue Life Estimation in Wafer-Level Chip Scale Packages, IMPACT conference, 2015

　　10.Gallois-Garreignot et al., Chip Package Interactions:Package Effects on Copper Pillar bump induced BEoL Delaminations &Associated Numerical Developments, ECTC, 2015