FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧

　　6.7.3 ChipScope Pro Core Inserter簡(jiǎn)介

　　ChipScope Pro Core Inserter的啟動(dòng)有兩種方式。

　　(1)直接在Windows環(huán)境下運(yùn)行“開始”/“程序”/“ChipScope Pro 8.2i”/“ChipScope Pro Core Inserter”命令。運(yùn)行后即可得到ChipScope Pro Core Inserter的用戶界面，如圖6.36所示。

　　(2)可以通過(guò)新建資源的方法，如圖6.37所示。

　　新建ChipScope Pro Inserter資源后，系統(tǒng)自動(dòng)生成擴(kuò)展名為cdc的文件。如圖6.38所示，雙擊擴(kuò)展名為cdc的文件即可啟動(dòng)ChipScope Pro Inserter界面。需要注意的是，在雙擊擴(kuò)展名為cdc的文件時(shí)，系統(tǒng)會(huì)先對(duì)該工程文件進(jìn)行綜合。綜合完成后才會(huì)啟動(dòng)ChipScope Pro Inserter。

　　圖6.36 ChipScope Pro Core Inserter用戶界面

　　圖6.37 新建ChipScope Pro Inserter資源對(duì)話框 圖6.38 新建ChipScope Pro Core Inserter資源后的界面

　　這里在綜合前必須先對(duì)綜合屬性進(jìn)行設(shè)置，如圖6.39所示，在綜合屬性對(duì)話框中對(duì)“synthesis options”/“keep Hierarchy”選項(xiàng)進(jìn)行設(shè)置。設(shè)置“keep Hierarchy”為“Yes”或“Soft”。

　　雙擊擴(kuò)展名為cdc的文件，系統(tǒng)完成綜合后，會(huì)自動(dòng)啟動(dòng)ChipScope Pro Core Inserter。設(shè)計(jì)者通過(guò)ChipScope Pro Core Inserter對(duì)觸發(fā)單元個(gè)數(shù)、觸發(fā)寬度、觸發(fā)條件、存儲(chǔ)深度、采樣時(shí)刻等參數(shù)進(jìn)行設(shè)置。設(shè)置完畢后，在ISE下完成布局布線，下載配制文件，即可用ChipScope Pro Analyzer進(jìn)行觀測(cè)。

　　下面對(duì)ChipScope Pro Core Inserter的各項(xiàng)設(shè)置做詳細(xì)的說(shuō)明。

　　1.用戶界面

　　啟動(dòng)ChipScope Pro Core Inserter后，顯示如圖6.40所示的界面。在“Input Design Netlist”文本框中設(shè)置輸入設(shè)計(jì)網(wǎng)表的路徑。設(shè)置好后，“Output Design Netlist”和“Output Directory”會(huì)自動(dòng)生成，設(shè)計(jì)者也可自己指定。

　　圖6.40 ChipScope Pro Core Inserter用戶界面

　　如果是通過(guò)新建資源的方法啟動(dòng)ChipScope Pro Core Inserter，這幾項(xiàng)顯示為灰色，無(wú)需設(shè)計(jì)者設(shè)置，系統(tǒng)會(huì)自動(dòng)找到設(shè)計(jì)網(wǎng)表文件。在“Device Family”下拉列表中選取設(shè)計(jì)所用的FPGA后，就可單擊“Next”按扭，進(jìn)入“Select Integrated Controller Options”對(duì)話框，如圖6.41所示。

　　圖6.41 “Select Integrated Controller Options”對(duì)話框

　　2.“Select Integrated Controller Options”對(duì)話框設(shè)置

　　在如圖6.40所示的“Select Device Options”對(duì)話框中，可以指定是否禁止在JTAG時(shí)鐘上插入BUFG。如果選中此項(xiàng)，JTAG時(shí)鐘將使用普通布線資源，而不是全局時(shí)鐘布線。這樣會(huì)在JTAG時(shí)鐘線上產(chǎn)生較大的布線延時(shí)。因此在全局時(shí)鐘資源足夠用的情況下，應(yīng)該盡量使JTAG時(shí)鐘使用BUFG資源。即使由于全局時(shí)鐘資源不夠而不得不禁用BUFG時(shí)，也最好附加相應(yīng)約束，使延遲抖動(dòng)盡量小。推薦設(shè)計(jì)者在使用時(shí)不選此項(xiàng)。

　　單擊“Next”按鈕，進(jìn)入“Select Integrated Logic Analyzer Options”對(duì)話框，如圖6.42所示。

　　圖6.42 “Select Integrated Logic Analyzer Options”ILA對(duì)話框

　　3.“Select Integrated Logic Analyzer Options”對(duì)話框設(shè)置

　　如圖6.42所示，可以看到在“Select Integrated Logic Analyzer Options”ILA對(duì)話框下有3個(gè)選項(xiàng)卡，可對(duì)觸發(fā)參數(shù)、捕獲參數(shù)、網(wǎng)線連接進(jìn)行設(shè)置。

　　“Trigger Parameters”選項(xiàng)卡可對(duì)觸發(fā)端口數(shù)目，每個(gè)觸發(fā)端口的寬度、觸發(fā)條件判斷單元、觸發(fā)條件判斷單元的個(gè)數(shù)和類型等進(jìn)行設(shè)置。

　　(1)觸發(fā)端口數(shù)目。

　　在設(shè)計(jì)中可以根據(jù)需要設(shè)置多個(gè)觸發(fā)端口，每個(gè)ILA Core最多可以有16個(gè)輸入觸發(fā)端口，每個(gè)觸發(fā)端口下又可設(shè)置多個(gè)觸發(fā)條件判斷單元，但各個(gè)觸發(fā)端口包含的觸發(fā)條件判斷單元數(shù)量之和不能大于16。

　　(2)觸發(fā)端口設(shè)置。

　　一個(gè)完整的觸發(fā)端口設(shè)置包括：觸發(fā)寬度、觸發(fā)條件判斷單元個(gè)數(shù)及類型的設(shè)置。觸發(fā)寬度是指觸發(fā)端口包含信號(hào)線的個(gè)數(shù)。通過(guò)觸發(fā)條件判斷單元進(jìn)行判斷，當(dāng)信號(hào)線上的信號(hào)滿足設(shè)定的條件時(shí)，ChipScope Pro就可將其捕獲并存儲(chǔ)在BlockRam中，用于在ChipScope Pro Analyzer中顯示波形。

　　對(duì)觸發(fā)條件可以設(shè)置個(gè)數(shù)和類型。當(dāng)有多個(gè)觸發(fā)條件時(shí)，可以將觸發(fā)條件設(shè)置為幾個(gè)觸發(fā)條件的邏輯組合。觸發(fā)條件判斷單元實(shí)際為比較器，其類型可以有以下幾種，如表6.4所示。