Verilog HDL 模塊和端口以及門級(jí)建模

模塊定義以關(guān)鍵字module開始，模塊名、端口列表、端口聲明和可選的參數(shù)聲明必須出現(xiàn)在其他部分的前面，模塊內(nèi)部5個(gè)組成部分：變量聲明、數(shù)據(jù)流語句、底層模塊實(shí)例、行為語句塊以及任務(wù)和函數(shù)。

門級(jí)建模 以一個(gè)四位脈動(dòng)進(jìn)位全加器為例，它由四個(gè)一位全加器組成，一位全加器的數(shù)學(xué)表示如下：sum=(a⊕b⊕cin) cout=(a·b)+cin·(a⊕b)。