燦芯半導(dǎo)體與成都納能、PLDA合作推出PCIe 2.0/3.0完整解決方案

　　國(guó)際領(lǐng)先的定制化芯片(ASIC)設(shè)計(jì)方案提供商及DDR控制器和物理層IP供應(yīng)商——燦芯半導(dǎo)體(上海)有限公司(以下簡(jiǎn)稱“燦芯半導(dǎo)體”)對(duì)外宣布與成都納能、PLDA合作，推出基于中芯國(guó)際40nm和55nm工藝技術(shù)的PCIe 2.0/3.0完整解決方案。

　　“納能與燦芯半導(dǎo)體合作，提供基于中芯國(guó)際40nm和55nm的PCIe 2.0/3.0解決方案，滿足最新的PIPE規(guī)范，支持2.5G、5G數(shù)據(jù)率，功耗低、面積小，可以有效降低SoC設(shè)計(jì)風(fēng)險(xiǎn)和成本，”成都納能首席執(zhí)行官武國(guó)勝說(shuō)，“我們期待著與燦芯半導(dǎo)體攜手，為客戶提供符合相關(guān)標(biāo)準(zhǔn)的、高性能、低成本的整體解決方案?！?/p>

　　“PLDA 的PCIe Controller可以與任何標(biāo)準(zhǔn)的PCIe PHY匹配，這樣使客戶對(duì)于PHY的選擇提供了很大的靈活性，”PLDA首席執(zhí)行官Arnaud Schleich說(shuō)，“此次與燦芯半導(dǎo)體進(jìn)一步加深合作，提供高性能、低功耗的PCIe技術(shù)，降低SoC集成風(fēng)險(xiǎn)，將為客戶提供高速數(shù)據(jù)傳輸需求的完整解決方案?！?/p>

　　燦芯半導(dǎo)體首席執(zhí)行官莊志青博士表示：“燦芯半導(dǎo)體此次與成都納能、PLDA合作，提供基于中芯國(guó)際40nm和55nm工藝的PCIe解決方案，提升高速數(shù)據(jù)傳輸SoC芯片的設(shè)計(jì)能力，為通信、云計(jì)算和車用SoC芯片設(shè)計(jì)降低風(fēng)險(xiǎn)，縮短上市時(shí)間?！?/p>