利用 Calibre nmLVS-Recon 技術(shù)加快上市速度：電路驗(yàn)證新范式

背景

1981 年是業(yè)界公認(rèn)的電子設(shè)計(jì)自動(dòng)化 (EDA) 商業(yè)化元年，Mentor, a Siemens business 自這一年開始，長(zhǎng)期致力于深耕 EDA 工具領(lǐng)域。從一開始，我們的 Calibre? 驗(yàn)證平臺(tái)就專注于為企業(yè)提供一流的驗(yàn)證流程。 在與全球設(shè)計(jì)人員、工程師和團(tuán)隊(duì)的日?；?dòng)中，我們一直在密切觀察設(shè)計(jì)和驗(yàn)證周期，并不斷努力改 進(jìn)我們的工具以提高生產(chǎn)率。

有一個(gè)趨勢(shì)非常明顯……流片變得越來越困難，需要的時(shí)間也越來越長(zhǎng)。根據(jù)行業(yè)會(huì)議調(diào)查得出的統(tǒng)計(jì) 數(shù)據(jù)，每年至少有 50% 的預(yù)定流片出現(xiàn)延遲。這些延遲由多種因素引起，包括可制造性設(shè)計(jì) (DFM) 優(yōu) 化、性能指標(biāo)的實(shí)現(xiàn)、時(shí)序收斂，以及運(yùn)行 signoff 驗(yàn)證周期所需的漫長(zhǎng)時(shí)間等。

雖然驗(yàn)證過程不是導(dǎo)致設(shè)計(jì)周期出現(xiàn)延遲的唯一因素，但它對(duì) signoff 過程的總持續(xù)時(shí)間的確有很大的影 響。這種影響可部分歸因于設(shè)計(jì)復(fù)雜性、設(shè)計(jì)尺寸、器件數(shù)量和多邊形數(shù)量的增加，以及新型器件、更 復(fù)雜的測(cè)量和參數(shù)計(jì)算。與此同時(shí)，驗(yàn)證操作不僅數(shù)量在增加，而且變得越來越復(fù)雜，提出了新的和擴(kuò) 展的可靠性和性能要求，上下文相關(guān)度更強(qiáng)，并且增加了多重曝光考慮因素。驗(yàn)證過程的所有方面都面 臨著日益增長(zhǎng)的驗(yàn)證復(fù)雜性，包括物理驗(yàn)證、電路驗(yàn)證、可靠性分析和 DFM 收斂等。

影響完整驗(yàn)證周期的總周轉(zhuǎn)時(shí)間 (TAT) 的一個(gè)重要因素是設(shè)計(jì)的就緒度。如果設(shè)計(jì)處于早期的實(shí)施和裝配 階段，它將始終 “存在問題”，這意味著它包含的許多設(shè)計(jì)問題僅僅是因?yàn)樵O(shè)計(jì)處于未完成狀態(tài)而存在 的。在 “存在問題” 的設(shè)計(jì)上運(yùn)行完整的 LVS 驗(yàn)證周期將會(huì)產(chǎn)生成千上萬乃至成百上千萬個(gè)必須分析和調(diào) 試的錯(cuò)誤，從而增加了全芯片驗(yàn)證時(shí)間，并且需要更多的硬件才能實(shí)現(xiàn)全面分析和計(jì)算并行性。盡管這 些設(shè)計(jì)將會(huì)隨著時(shí)間的推移而逐漸就緒，最終將總體 LVS 運(yùn)行時(shí)間縮短至幾個(gè)小時(shí)，但在到達(dá)此里程碑 前進(jìn)行的大量耗時(shí)的迭代已經(jīng)對(duì)交付排程造成了嚴(yán)重的破壞。

CALIBRE 生產(chǎn)率和創(chuàng)新

Mentor 不斷努力尋找并消除影響設(shè)計(jì)和驗(yàn)證工程師的生產(chǎn)率和效率的 “痛點(diǎn)”。作為該過程的一部分，我 們開始開發(fā)創(chuàng)新的 “一鍵式” 設(shè)計(jì)探索，來支持早期的設(shè)計(jì)勘察和分析。Calibre nmDRC-Recon? 解決方案 便是 Calibre 早期驗(yàn)證技術(shù)套件的第一個(gè)實(shí)現(xiàn)，主要著眼于早期設(shè)計(jì)的設(shè)計(jì)規(guī)則檢查 (DRC)。Calibre nmDRC-Recon 解決方案使物理驗(yàn)證團(tuán)隊(duì)能夠在運(yùn)行全芯片 signoff DRC 之前快速掃描 “存在問題” 的早期設(shè) 計(jì)，以便更早、更快、有條不紊地查找并快速修復(fù)選定類別的 DRC 錯(cuò)誤 [1]。

Calibre nmLVS-Recon? 解決方案通過提供智能化過程，使用戶能夠利用創(chuàng)新的數(shù)據(jù)分區(qū)、數(shù)據(jù)復(fù)用、任 務(wù)分配和錯(cuò)誤管理選項(xiàng)，幫助他們?cè)诖嬖趩栴}的設(shè)計(jì)上實(shí)現(xiàn)更快的版圖與電路圖比較 (LVS) 迭代，從而給 設(shè)計(jì)團(tuán)隊(duì)、片上系統(tǒng) (SoC) 工程師和電路驗(yàn)證團(tuán)隊(duì)帶來類似的好處。借助 Calibre nmLVS-Recon 解決方 案，電路驗(yàn)證團(tuán)隊(duì)可以快速檢查存在問題、尚未成熟和處于早期階段的設(shè)計(jì)，用分析方法發(fā)現(xiàn)特定類型 的 LVS 違規(guī)，并盡早、更快加以修復(fù)。設(shè)計(jì)中如果包含嚴(yán)重的系統(tǒng)性違規(guī)（例如短路的網(wǎng)絡(luò)），則不僅 會(huì)產(chǎn)生成千上萬的錯(cuò)誤結(jié)果，還會(huì)由于需要大量硬件資源而影響完整 LVS 迭代的運(yùn)行時(shí)間和可擴(kuò)展性。 驗(yàn)證工程師可以使用 Calibre  nmLVS-Recon  流程，以交互和迭代的方式快速、高效地查找和修復(fù)這些類型的違規(guī)，直到設(shè)計(jì)就緒，可用于全芯片 signoff  LVS  迭代為止。Calibre  nmLVS-Recon 技術(shù)不僅從根本上加快了整個(gè)電路驗(yàn)證檢查的流程，而且通過提供具有靈活使用模型的多配置框架，進(jìn)一步縮短了驗(yàn)證   TAT和上市時(shí)間。

LVS 驗(yàn)證

在當(dāng)今市場(chǎng)中，失志成為行業(yè)領(lǐng)導(dǎo)者的企業(yè)都在努力快速生產(chǎn)更具創(chuàng)新性、功能更強(qiáng)大、能效更高、節(jié) 能且尺寸更小的多任務(wù) SoC 設(shè)計(jì)。為滿足激進(jìn)的市場(chǎng)計(jì)劃要求，SoC 設(shè)計(jì)人員必須經(jīng)常在單獨(dú)模塊完成 甚至可使用之前，便趕緊開始芯片集成。這種方法與傳統(tǒng)的設(shè)計(jì)周期有很大的不同，在傳統(tǒng)的設(shè)計(jì)周期 中，在進(jìn)行芯片級(jí)集成之前需要先完成模塊的設(shè)計(jì)、布線、最終化和驗(yàn)證。工程師根本沒有那么充裕的 時(shí)間，這迫使設(shè)計(jì)和驗(yàn)證活動(dòng)不得不并行開展，沒有人愿意或能夠等到芯片完成并清除所有 DRC 違規(guī)后 再運(yùn)行全芯片 LVS 驗(yàn)證。設(shè)計(jì)和驗(yàn)證周期發(fā)生的這一重大變化給芯片級(jí)驗(yàn)證階段帶來了諸多挑戰(zhàn)。

考慮一個(gè)由四個(gè)模塊構(gòu)成的芯片的簡(jiǎn)單示例，其中每個(gè)模塊處于不同的就緒階段。在芯片從存在問題的 狀態(tài)進(jìn)化到全芯片 LVS 就緒階段的過程中，每個(gè)模塊以不同的速度進(jìn)化到不同的完整性級(jí)別。如圖 1 所 示，這些級(jí)別可能包括：

■ 未完成布線

■ 尚未插入金屬填充

■ 模塊放置為空，在 SoC 中用黑框作為 占位符（無驗(yàn)證）

■ 已插入模塊，但缺少電源連接或頂層 連接

■  模塊尚未清除 DRC 違規(guī)。

圖 1：在當(dāng)今快節(jié)奏的市場(chǎng)中，設(shè)計(jì)和驗(yàn)證活動(dòng)通常并 行進(jìn)行。

這種設(shè)計(jì)方法并非先進(jìn)工藝節(jié)點(diǎn)所獨(dú)有。物聯(lián)網(wǎng)、網(wǎng)絡(luò)、汽車和移動(dòng)通信等應(yīng)用甚 至在成熟的的工藝節(jié)點(diǎn)設(shè)計(jì)項(xiàng)目中引入新 的和擴(kuò)展的驗(yàn)證復(fù)雜性。在許多公司，模 塊和芯片分區(qū)并不是由同一辦公室中的一個(gè)團(tuán)隊(duì)進(jìn)行驗(yàn)證，而是由全球團(tuán)隊(duì)和多個(gè)利益相關(guān)方共同完成，盡管他們面臨著物理位置、時(shí)區(qū)和通信 等諸多挑戰(zhàn)，但仍必須以某種方式開展合作。在數(shù)據(jù)準(zhǔn)備層面，并非所有模塊同時(shí)就緒，或在集成之前 完成，而這一事實(shí)還不是僅有的問題。將這些模塊合并在一起時(shí)出現(xiàn)的混合數(shù)據(jù)庫沖突（ LEF/ DEF、OASIS、GDS  等），往往還會(huì)揭示更多的驗(yàn)證問題。

在傳統(tǒng)的全芯片驗(yàn)證流程中，SoC   工程師在芯片級(jí)設(shè)計(jì)上所有復(fù)雜的層次化上下文和跨層次網(wǎng)絡(luò)運(yùn)行電路驗(yàn)證并執(zhí)行所有依賴連通性的規(guī)則，這一過程通常預(yù)期只需要一個(gè)夜晚的運(yùn)行時(shí)間便可完成。如今這 些預(yù)期不再符合現(xiàn)實(shí)，而市場(chǎng)壓力有增無減。那么驗(yàn)證工程師有哪些選擇呢？

電路驗(yàn)證挑戰(zhàn)

在傳統(tǒng)的 LVS 驗(yàn)證流程中，工程師在每次修改數(shù)據(jù)庫、編輯模塊或應(yīng)用錯(cuò)誤修復(fù)后，需要一遍又一遍地 在設(shè)計(jì)數(shù)據(jù)庫上運(yùn)行 Calibre nmLVS? signoff 工具。而每次 LVS 迭代都會(huì)驗(yàn)證一系列的電路驗(yàn)證要求，包 括連通性提取、器件識(shí)別、建立軟連接并報(bào)告其沖突、開路/短路路徑隔離、電氣規(guī)則檢查 (ERC)、高級(jí) 器件參數(shù)計(jì)算，以及詳細(xì)的版圖與電路圖比較等。這組廣泛的要求通常需要在一夜之間完成，適用于 signoff 過程，但對(duì)于早期（存在問題）的設(shè)計(jì)迭代而言可能并非最佳選擇。

與 DRC 或其他與形狀和幾何形狀有關(guān)的物理驗(yàn)證不同，電路驗(yàn)證的一個(gè)獨(dú)特之處在于其嚴(yán)重依賴連通 性，并且需要復(fù)雜的層次化上下文為完全執(zhí)行的 LVS 驗(yàn)證奠定基礎(chǔ)，這使得設(shè)計(jì)分區(qū)或?qū)⒃O(shè)計(jì)分解為更 小部分變得幾乎不可能。即使與您合作的團(tuán)隊(duì)在整個(gè)過程中都能花時(shí)間編寫腳本并且支持和維護(hù)內(nèi)部開 發(fā)的專門流程，也無法保證這些流程在電路驗(yàn)證過程中不會(huì)出錯(cuò)或能夠提供準(zhǔn)確的結(jié)果。

CALIBRE NMLVS-RECON 使用模型：改變 LVS 范式

Calibre nmLVS-Recon 解決方案的前提非常簡(jiǎn)單 — 將基于迭代的使用模型與完整的 LVS signoff 使用模型分 開，并讓工程師無需投入 CAD 資源或更改晶圓代工廠規(guī)則集，便能輕松掌控這兩種使用模型。

Calibre nmLVS-Recon 流程通過為工程師提供快速反饋，使他們能夠快速分析、修復(fù)和驗(yàn)證選定的設(shè)計(jì)問 題，大大加快了電路驗(yàn)證迭代的速度。選項(xiàng)包括：

■ 歸類：專注于特定類型的違規(guī)

■ 優(yōu)先排序：首先解決影響最大的錯(cuò)誤

■ 任務(wù)分配：使團(tuán)隊(duì)能夠?qū)Ｗ⒂谝唤M特定的設(shè)計(jì)問題

■ 分區(qū)：拆分?jǐn)?shù)據(jù)以簡(jiǎn)化調(diào)試和根本原因分析

■ 數(shù)據(jù)復(fù)用：在現(xiàn)有的數(shù)據(jù)庫和磁盤文件上進(jìn)行增量執(zhí)行

■ 交互式方法：實(shí)時(shí)編輯以驗(yàn)證問題是否解決，合并修復(fù)內(nèi)容，并加快調(diào)試周期

Calibre nmLVS-Recon 解決方案為早期電路驗(yàn)證引入了一種更直觀的方法，僅執(zhí)行解決最高優(yōu)先級(jí)問題所 需的檢查。工程師可以輕松地在不同配置之間切換，并確定他們希望在每一輪執(zhí)行中重點(diǎn)解決的問 題。Calibre nmLVS-Recon 流程會(huì)自動(dòng)確定必須執(zhí)行哪些電路驗(yàn)證要求，以實(shí)現(xiàn)最高效率。Calibre nmLVS- Recon 迭代速度快、精益、高效，而且結(jié)果的調(diào)試難度降低了幾個(gè)數(shù)量級(jí)。

如圖 2 所示，完整的 Calibre nmLVS-Recon  解決方案將支持四個(gè)主要電路驗(yàn)證類別：

■ 短路路徑隔離

■ 軟連接沖突

■ 電氣規(guī)則檢查

■ 電路/版圖比較

圖 2：Calibre nmLVS- Recon 流程滿足選定的 電路驗(yàn)證要求。

短路隔離

優(yōu)先關(guān)注最棘手的問題

如果工程師可以在早期驗(yàn)證期間優(yōu)先關(guān)注影響最大的問題，然后再逐步解決其他問題，將會(huì)怎樣？無論 如何，在存在問題的設(shè)計(jì)上總會(huì)遇到哪些影響較大的電路驗(yàn)證問題？電路驗(yàn)證和 LVS 比較的核心均以連 通性為基礎(chǔ)。我們?cè)谠缙谠O(shè)計(jì)階段進(jìn)行的多項(xiàng)設(shè)計(jì)分析表明，一個(gè)存在問題的平均規(guī)模的設(shè)計(jì)大約有 3 萬個(gè)短路路徑，設(shè)計(jì)人員必須對(duì)此進(jìn)行分析和修復(fù)。團(tuán)隊(duì)往往將早期階段 80% 的驗(yàn)證時(shí)間花在分析和 修復(fù)短路上，有時(shí)需要花費(fèi)幾周的時(shí)間來調(diào)試復(fù)雜的短路。

為什么這些短路如此復(fù)雜？事實(shí)證明，有幾個(gè)原因。當(dāng)復(fù)雜的短路牽涉到巨大的網(wǎng)絡(luò)或電源/接地網(wǎng)格短 路時(shí)，它可能會(huì)延伸至整個(gè)芯片。單個(gè)短路可能由許多短路路徑組成，必須對(duì)所有短路路徑進(jìn)行分析， 以確保問題得到完全解決。設(shè)計(jì)中的短路和開路會(huì)影響在典型電路驗(yàn)證階段（例如 ERC 或浮動(dòng)節(jié)點(diǎn)檢 查）中執(zhí)行的其他分析的準(zhǔn)確性，而這些階段通常與連通性依賴關(guān)系有關(guān)，并且需要完整的層次化上下 文分析。因此，短路路徑的分析、隔離和調(diào)試是設(shè)計(jì)人員在早期設(shè)計(jì)階段遇到的主要痛點(diǎn)之一。

Calibre  nmLVS-Recon  短路隔離 (SI) 使用模型僅專注于短路隔離和短路路徑調(diào)試，從而僅執(zhí)行構(gòu)建短路隔

離分析所需路徑絕對(duì)必需的可選擇的連通性提取步驟。內(nèi)置選項(xiàng)使工程師能夠進(jìn)一步劃定設(shè)計(jì)中特別感 興趣的那些區(qū)域：

■  層感知 SI 分區(qū)將設(shè)計(jì)劃分為層組，以分析特定興趣層上的短路：

–  后道工序?qū)优c前道工序?qū)?/p>

–  頂層金屬布線與模塊級(jí)布線

–  每個(gè)金屬對(duì)的增量分段

■ 網(wǎng)絡(luò)感知 SI 通過優(yōu)先針對(duì)設(shè)計(jì)中影響最大的網(wǎng)絡(luò)，重點(diǎn)分析關(guān)鍵短路，而這取決于網(wǎng)絡(luò)的大小及其 在整個(gè)芯片中的傳播方式。

–  專注于特定的網(wǎng)絡(luò)類型（電源/接地、信號(hào)/IO 等）

– 靈敏網(wǎng)絡(luò)隔離

–  優(yōu)先執(zhí)行影響較大的網(wǎng)絡(luò)分析

■ 自定義 SI 支持可自定義的輸入，以實(shí)現(xiàn)更精確的短路路徑分析并簡(jiǎn)化逐個(gè)網(wǎng)絡(luò)的迭代 以下流程展示了如何在早期設(shè)計(jì)驗(yàn)證中采用 Calibre nmLVS-Recon SI  使用模型。

1.  SoC 工程師啟動(dòng) Calibre nmLVS-Recon SI  流程，重點(diǎn)關(guān)注構(gòu)建電源/接地路徑的層。

2. 將結(jié)果數(shù)據(jù)庫與一組設(shè)計(jì)人員共享，進(jìn)而由他們?cè)陔娫?接地網(wǎng)絡(luò)上運(yùn)行 Calibre nmLVS-Recon SI 流 程，每個(gè)流程選擇一組特定的層。

3.  團(tuán)隊(duì)使用 Calibre RVE? 交互式 SI 功能快速隔離每個(gè)指定層上的短路。

4. 針對(duì)每項(xiàng)短路，設(shè)計(jì)人員實(shí)時(shí)編輯數(shù)據(jù)庫，運(yùn)行 Calibre nmLVS-Recon SI 驗(yàn)證的多次迭代，確保已修 復(fù)指定層的短路。

5. 修復(fù)所有層的短路后，批準(zhǔn)并保存設(shè)計(jì)編輯。

6. 團(tuán)隊(duì)選擇另一組層并重復(fù)以上過程，直到修復(fù)所有電源/接地短路為止。

7.  團(tuán)隊(duì)針對(duì)信號(hào)網(wǎng)絡(luò)重復(fù)以上 Calibre nmLVS-Recon SI  流程。

CALIBRE NMLVS-RECON SI 流程的結(jié)果

通過將 Calibre nmLVS-Recon SI 流程用于早 期設(shè)計(jì)的短路隔離驗(yàn)證，設(shè)計(jì)人員可以將迭 代速度提高 10 到 30 倍，并且對(duì)硬件的要求 也更加精益。圖 3 說明了 BEOL 和選定層 SI 驗(yàn)證與全芯片 LVS 相比所達(dá)到的迭代速率。

圖 3：使用 Calibre nmLVS-Recon SI 流程進(jìn)行早期的短期 隔離驗(yàn)證，可大幅縮短迭代運(yùn)行時(shí)間并降低資源要求。

展望

Calibre  nmLVS-Recon 解決方案的未來增強(qiáng)功能包括增加使用模型來實(shí)現(xiàn)剩余的生產(chǎn)率目 標(biāo)：選擇性 ERC、軟連通性沖突分析，以及 電路/版圖比較。目標(biāo)保持不變：利用類似 的分區(qū)、歸類、優(yōu)先排序、數(shù)據(jù)復(fù)用和任務(wù)分配功能，實(shí)現(xiàn)快速識(shí)別、調(diào)試和修復(fù)可選擇的電路問題。通過將傳統(tǒng)上僵化、繁瑣且耗時(shí)的批處理 LVS 體驗(yàn)替換為交互式使用模型，使設(shè)計(jì)人員能夠快速識(shí)別、分析、調(diào)試和修復(fù)選定類型的電路驗(yàn)證問 題，Caliber nmLVS-Recon 解決方案提升了早期設(shè)計(jì)電路驗(yàn)證的標(biāo)桿，提供直觀且易于使用的使用模型， 促使設(shè)計(jì)和驗(yàn)證團(tuán)隊(duì)可以更快、更高效地針對(duì)設(shè)計(jì)實(shí)現(xiàn)和驗(yàn)證開展協(xié)作，以免影響其 signoff 流程。

作為不斷發(fā)展的早期設(shè)計(jì)驗(yàn)證技術(shù)套件的一部分，Caliber nmLVS-Recon 解決方案使設(shè)計(jì)和驗(yàn)證工程師能 夠更快、更高效地執(zhí)行早期電路驗(yàn)證，從而全面加快交付計(jì)劃并縮短上市時(shí)間。

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