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          楷登電子成功流片基于臺(tái)積電N3E工藝的16G UCIe先進(jìn)封裝IP
          
						
          
				作者：
				時(shí)間：2023-04-28
				來源：全球半導(dǎo)體觀察
				
				
				
				
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          近日，楷登電子（Cadence）宣布基于臺(tái)積電3nm（N3E）工藝技術(shù)的Cadence? 16G UCIe? 2.5D先進(jìn)封裝IP成功流片。
          本文引用地址：http://www.ex-cimer.com/article/202304/446111.htm
          該IP采用臺(tái)積電3D Fabric? CoWoS-S硅中介層技術(shù)實(shí)現(xiàn)，可提供超高的帶寬密度、高效的低功耗性能和卓越的低延遲，非常適合需要極高算力的應(yīng)用。
          據(jù)悉，楷登電子目前正與許多客戶合作，來自N3E測試芯片流片的UCIe先進(jìn)封裝IP已開始發(fā)貨并可供使用。這個(gè)預(yù)先驗(yàn)證的解決方案可以實(shí)現(xiàn)快速集成，為客戶節(jié)省時(shí)間和精力。

          
				
            
                
			
							
          
                
			              
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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