英特爾、三星和臺積電演示3D堆疊晶體管，三大巨頭現已能夠制造互補場效應晶體管（CFET），擺脫摩爾定律的下一個目標。

在本周的IEEE國際電子器件大會上，臺積電展示了他們對CFET（用于CMOS芯片的邏輯堆棧）的理解。 CFET是一種將CMOS邏輯所需的兩種類型的晶體管堆疊在一起的結構。在本周的舊金山IEEE國際電子器件大會上，英特爾、三星和臺積電展示了他們在晶體管下一次演變方面取得的進展。

芯片公司正在從自2011年以來使用的FinFET器件結構過渡到納米片或全圍柵極晶體管。名稱反映了晶體管的基本結構。在FinFET中，柵通過垂直硅鰭控制電流的流動。在納米片器件中，該鰭被切割成一組帶狀物，每個帶狀物都被柵包圍。 CFET實質上采用更高的帶狀物堆棧，并將其一半用于一個設備，另一半用于另一個設備。正如英特爾工程師在IEEE Spectrum 2022年12月份的問題中解釋的那樣，該器件將兩種類型的晶體管（nFET和pFET）在單一的、集成的過程中疊加在一起。

專家們估計，商業上推出CFET可能需要七到十年的時間，但在它們準備好之前還有很多工作要做。

英特爾的反相器 英特爾是首家演示CFET的三家公司之一，早在2020年的IEDM上就展示了一個早期版本。這一次，英特爾報告了CFET制造的最簡單電路之一——反相器的幾項改進。 CMOS反相器將相同的輸入電壓發送到堆棧中兩個設備的柵，并產生一個邏輯上與輸入相反的輸出。

“反相器在一個鰭上完成，”英特爾組件研究小組首席工程師馬爾科·拉多薩夫列維奇（Marko Radosavljevic）在會前告訴記者?！霸谧畲蟪潭壬?，它將是50%”普通CMOS反相器大小的，他說。

問題在于，將制作兩個晶體管堆疊成反相器電路所需的所有互連裝置擠入區域會損耗優勢。為了保持緊湊，英特爾試圖消除與連接到堆疊設備有關的一些擁擠。在今天的晶體管中，所有連接都來自設備本身的上方。但是，英特爾將于今年晚些時候推出一種稱為背面電源傳遞的技術，該技術允許互連同時存在于硅表面的上方和下方。使用該技術從硅下方而不是從上方接觸底部晶體管，大大簡化了電路。由此產生的反相器的密度質量被稱為接觸聚合物間距（CPP，基本上是一個晶體管柵到下一個的最小距離），為60納米。今天的5納米節點芯片的CPP約為50納米。

此外，英特爾通過將每個設備的納米片數從兩個增加到三個，將兩個設備之間的距離從50納米減小到30納米，并使用改進的幾何形狀連接器的方式，改進了CFET堆棧的電特性。

三星的秘密武器 三星比英特爾還要小，展示了48納米和45納米的接觸聚合物間距（CPP）的結果，而英特爾的CPP為60納米，盡管這些結果是為個別設備而非完整的反相器。盡管三星的兩個原型CFET中較小的一個性能有所下降，但不多，該公司的研究人員認為制造過程的優化將解決這個問題。

三星成功的關鍵是能夠電氣隔離堆疊的pFET和nFET器件的源和漏。如果隔離不足，三星稱之為3D堆疊FET（3DSFET）的器件將泄漏電流。實現該隔離的關鍵步驟是使用一種涉及濕化學品的新型干刻蝕來替代濕法刻蝕。這導致良好器件產量提高了80％。

與英特爾一樣，三星從硅下方接觸設備的底部以節省空間。然而，這家韓國芯片制造商與美國公司不同，它在每個成對設備中使用了單個納米片，而不是英特爾的三個。據該公司的研究人員稱，增加納米片的數量將提高CFET的性能。

臺積電嘗試 與三星一樣，臺積電也設法達到工業相關的48納米。該設備的特點包括一種在頂部和底部設備之間形成介電層的新方法，以保持它們的隔離。納米片通常由硅和硅鍺的交替層形成。在制程的適當步驟中，硅鍺專用刻蝕方法去除該材料，釋放硅納米線。為了在兩個設備之間形成隔離層，臺積電使用硅鍺，并在該層的硅鍺的含量異常高，知道它比其他SiGe層更快地腐蝕。這樣，隔離層可以在釋放硅納米線之前的幾個步驟中構建。