聚焦面向Smarter視覺的Zynq SoC
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Zynq SoC顯然是開發(fā)Smarter視覺系統(tǒng)的最佳芯片選擇，而賽靈思在該器件開發(fā)的早期階段就認(rèn)識(shí)到，應(yīng)當(dāng)對(duì)編程進(jìn)行優(yōu)化，特別是對(duì)那些比較習(xí)慣用C和C++開發(fā)視覺算法的設(shè)計(jì)人員來說更應(yīng)該優(yōu)化編程方法。為此，賽靈思于2012年6月向客戶推出了一款最先進(jìn)的軟件環(huán)境：Vivado設(shè)計(jì)套件，其包含有業(yè)界一流的高層次綜合等多項(xiàng)技術(shù)。賽靈思于2011年1月收購(gòu)AutoESL獲得了這種高層次綜合技術(shù)。Vivado HLS特別適用于嵌入式視覺應(yīng)用。比方說，如果視覺系統(tǒng)開發(fā)人員用Zynq SoC開發(fā)的C或C++語(yǔ)言算法運(yùn)行速度不夠快，或者給處理系統(tǒng)帶來過重負(fù)擔(dān)，那么這些開發(fā)人員就能把C算法提交給Vivado HLS，并將這些算法綜合成Verilog或VHDL，讓其在器件的FPGA邏輯中運(yùn)行。這就能將Zynq SoC上的處理子系統(tǒng)解放出來，讓它從事更適合自己的任務(wù)，從而加速整體系統(tǒng)性能。
本文引用地址：http://www.ex-cimer.com/article/234276.htm
圖2 一般性視頻及圖像處理系統(tǒng)流程
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輸入 4K2K MIPI |
圖像處理IP |
視頻分析 |
元數(shù)據(jù) |
圖形 |
輸出 |
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視頻處理IP |
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視頻分析功能分析 |
編解碼器 H.265/ HEVC H.264 |
SDI HDMI |
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計(jì)算要求 |
I/O |
240 Gops |
50-100 Gops |
1-10 Gops |
專用50-200 Gops |
I/O |
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Zynq SoC |
可編程I/O |
可編程FPGA |
可編程FPGA |
ARM+FPGA |
可編程FPGA |
可編程I/O |
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DSP+ARM |
固定I/O |
固定IP |
固定I/O |
DSP ARM |
GPU IP |
固定I/O |
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GPU + ARM |
有限固定I/O |
不可能 |
有限固定I/O |
ARM |
GPU IP |
固定I/O |
評(píng)論