多處理器系統(tǒng)芯片設(shè)計：IP重用和嵌入式SOC開發(fā)的邏輯方法

多處理器系統(tǒng)芯片設(shè)計：IP重用和嵌入式SOC開發(fā)的邏輯方法

Tensilica公司總裁兼CEO   Chris Rowen博士

　　硅芯片技術(shù)的飛速發(fā)展給SOC設(shè)計帶來新的危機。為了保持產(chǎn)品的競爭力，新的通信產(chǎn)品、消費產(chǎn)品和計算機產(chǎn)品設(shè)計必須在功能、可靠性和帶寬方面有顯著增長，而在成本和功耗方面有顯著的下降。

　　與此同時，芯片設(shè)計人員面臨的壓力是在日益減少的時間內(nèi)設(shè)計開發(fā)更多的復(fù)雜硬件系統(tǒng)。除非業(yè)界在SOC設(shè)計方面采取一種更加有效和更加靈活的方法，否則投資回報障礙對許多產(chǎn)品來說就簡直太高了。半導(dǎo)體設(shè)計和電子產(chǎn)品發(fā)明的全球性步伐將會放緩。

　　SOC設(shè)計團隊會面臨一系列嚴(yán)峻的挑戰(zhàn)：

　　* 設(shè)計方面的努力：對于規(guī)模龐大的SOC，在設(shè)計方面所付出的努力將是巨大的。隨著設(shè)計模塊變得更加復(fù)雜，基于Verilog和VHDL的邏輯設(shè)計將會淡出主流設(shè)計方法。

　　* 驗證方面的困難：典型邏輯模塊的復(fù)雜度比門數(shù)的增長會更加迅速，因此設(shè)計中潛在的缺陷數(shù)量也會迅速提高。設(shè)計團隊的報告表明70％的開發(fā)時間用于對他們的設(shè)計進行驗證。

　　* 排除設(shè)計缺陷的成本：設(shè)計團隊越大，NRE費用越高，利潤和市場份額損失就越大，這都使避免設(shè)計缺陷的成本變得不可忍受。

　　* 硬件/軟件集成時間滯后：作為系統(tǒng)開發(fā)過程的最后一步，軟件集成通常使得整個開發(fā)計劃延遲。對于新的產(chǎn)品開發(fā)工程而言，硬件/軟件驗證的滯后是一個極大風(fēng)險。

　　* 標(biāo)準(zhǔn)的變化及其復(fù)雜性：業(yè)界標(biāo)準(zhǔn)變化的次數(shù)、復(fù)雜度和費用爆炸性的增長使得現(xiàn)有的設(shè)計方法和模塊構(gòu)建技術(shù)變得過時了。一些新的復(fù)雜標(biāo)準(zhǔn)要求更大的計算吞吐量。

　　盡管通用處理器能夠處理許多任務(wù)，但是它們通常缺少執(zhí)行復(fù)雜數(shù)據(jù)處理任務(wù)所需要的帶寬，例如網(wǎng)絡(luò)數(shù)據(jù)包處理、視頻處理和加密。芯片設(shè)計人員渴望通過硬線邏輯來實現(xiàn)這些關(guān)鍵功能。

摩爾定律 = 機會 + 風(fēng)險

　　戈登摩爾在1965年曾預(yù)測到集成電路的密度將每大約一到兩年翻一番。今天，構(gòu)建超過一百萬門的SOC是非?？赡艿?。在近幾年內(nèi)，我們將會在某些復(fù)雜應(yīng)用領(lǐng)域看到用十億個晶體管構(gòu)建的芯片。不幸的是，與這些龐大芯片相關(guān)的設(shè)計任務(wù)是相當(dāng)令人害怕的。半導(dǎo)體研究公司捕捉到這種現(xiàn)象并對邏輯復(fù)雜度和設(shè)計人員生產(chǎn)效率進行了對比，如圖1所示。

　　更加有效的SOC設(shè)計途徑是多處理器系統(tǒng)芯片MPSOC（Multi-Processor System-On-Chip）設(shè)計方法。MPSOC設(shè)計方法讓設(shè)計人員靈活地在第一時間（降低開發(fā)成本）推出芯片并且保持超前（提高產(chǎn)量和收益）。

　　采用這種方法，SOC工程師可以在設(shè)計周期的早期就對各種可能的實現(xiàn)進行更加全面和詳盡的了解。他們能夠更好地了解設(shè)計的硬件成本、應(yīng)用性能、接口、編程模型和其它重要特征。

專用領(lǐng)域的靈活性

　　由于經(jīng)濟方面的原因，系統(tǒng)設(shè)計人員不需要使用硅芯片中的全部功能。例如，一個數(shù)碼相機設(shè)計人員不需要使用同一個芯片中用于高端光網(wǎng)絡(luò)交換的功能。通過對一百個相似的設(shè)計到一萬個設(shè)計的對比可以看出從芯片得到的不同收益是相對適度的，如圖2所示。設(shè)計人員可以非常容易地提供一個適合其應(yīng)用領(lǐng)域的芯片級設(shè)計平臺，并且在該平臺上可以保持靈活性。

　　今天，設(shè)計人員一般采用硬連線邏輯的方式而不是采用現(xiàn)有的微處理器核來開發(fā)大多數(shù)SOC子系統(tǒng)，因為通用微處理器體系結(jié)構(gòu)通常因速度不夠快而不能滿足設(shè)計目標(biāo)。

作為SOC構(gòu)建模塊的處理器

　　MPSOC設(shè)計方法學(xué)的基本構(gòu)建模塊是可配置、可擴展的微處理器核。微處理器核是通過處理器產(chǎn)生器生成建立的，并使用應(yīng)用領(lǐng)域要求的高級語言以指令集描述的方式或者應(yīng)用程序代碼事例產(chǎn)生代碼量小、高效、專用及可編程的微處理器。

　　可配置處理器可以非常高效地完成傳統(tǒng)微處理器的任務(wù)。但是，由于這些可配置處理器能針對某一應(yīng)用領(lǐng)域的各種數(shù)據(jù)類型將數(shù)據(jù)通路、指令和寄存器存儲功能集成在一起，因此，事實上它們支持所有這些功能，而這些功能在以前是通過硬連線邏輯的方式實現(xiàn)的。

　　可配置、可擴展處理器的引入改變了SOC設(shè)計的規(guī)則?，F(xiàn)在這些可配置處理器可以提升很高的性能。這些處理器在每個邏輯門、每平方毫米硅片面積、每瓦功耗或者每個時鐘的性能方面通常與它們所替換的基于硬連線的邏輯模塊性能相匹敵，甚至超過硬連線模塊的性能。

　　可配置、可擴展處理器真正的杠桿作用在于該技術(shù)允許設(shè)計人員更加容易地在硬件和軟件之間進行任務(wù)劃分。因為嵌入式子系統(tǒng)較廣的多樣性適合可配置、可擴展處理器的內(nèi)部功能，將運行在通用處理器上的程序代碼移植到專用處理器上所付出的代價很小，因為軟件中的功能描述通常是用像C或者C++這樣的高級語言寫成的。

MPSOC設(shè)計方法學(xué)解決的一些設(shè)計問題如下：

　　1. 重用模型不適當(dāng)：半導(dǎo)體知識產(chǎn)權(quán)SIP（Semiconductor Intellectual Property）重用一直是近十年來業(yè)界的格言，因為從頭來構(gòu)建上百萬門的設(shè)計是不現(xiàn)實的。不幸的是，多數(shù)RTL級模塊很難被重用。然而，可配置、可擴展處理器卻非常容易被重用，因為關(guān)鍵的功能是用軟件來實現(xiàn)的。

　　2. 存儲器模塊的使用低效：采用MPSOC設(shè)計方法，系統(tǒng)中大多數(shù)存儲器都可以由相關(guān)的處理器來進行測試、初始化、管理和控制。這就為片上存儲器的共享和重用提供了更大的靈活性。

　　3. 系統(tǒng)建模困難：由于MPSOC系統(tǒng)是基于處理器的，而基于處理器的指令集仿真ISS可以對這些系統(tǒng)進行仿真。指令集仿真器比RTL仿真器速度要快得多，所以將單個的芯片模型例化到系統(tǒng)模型就變得非常容易，而且你可以通過系統(tǒng)仿真運行大量的仿真事例和很長的測試序列。

轉(zhuǎn)換到MPSOC設(shè)計

　　MPSOC經(jīng)常用在使用現(xiàn)有的設(shè)計方法學(xué)碰壁后的情況。這種設(shè)計方法同RTL設(shè)計方法相比速度更快、建立百萬門級的SOC也更加容易。這種設(shè)計方法學(xué)將會更快地包容那些傳統(tǒng)處理器中已經(jīng)由軟件實現(xiàn)的功能，因為專用處理器也可以完成像通用處理器那樣的功能。MPSOC設(shè)計方法學(xué)能夠為SOC設(shè)計團隊中的所有成員提供非常顯著的益處，包括簡化系統(tǒng)設(shè)計、縮短開發(fā)周期、從硬件和軟件開發(fā)透視的角度來實現(xiàn)系統(tǒng)設(shè)計一體化以及增加SOC平臺和子系統(tǒng)的可重用性。同時，這些優(yōu)點意味著對芯片和系統(tǒng)構(gòu)建者投資回報ROI（Return-On-Investment）向著改善的方向轉(zhuǎn)移。開發(fā)成本的降低意味著SOC產(chǎn)量和效益的增長。這種在投資回報ROI方面的轉(zhuǎn)移預(yù)示著經(jīng)濟的復(fù)蘇和電子產(chǎn)業(yè)發(fā)明創(chuàng)造的加速。