CMOS場效應晶體管的發(fā)展趨勢

　　前言

　　自從1947年第一支晶體管的發(fā)明，半導體集成電路在二十世紀的后三十年有了一個極大的發(fā)展。這個發(fā)展極大的推動了世界性的產業(yè)革命和人類社會的進步。 今天在我們每個人的日常生活中, 英特網(wǎng)，手機的普及和計算機在各個領域的大量應用，已經(jīng)使我們進入了信息時代。在這中間起決定性作用的是在硅晶片上工作的CMOS場效應晶體管的發(fā)明，它的制造工藝的不斷發(fā)展和以它為基礎的超大規(guī)模集成電路的設計手段的不斷改進。

　　圖1是一個最基本的CMOS邏輯門—反向器的物理結構和電路圖。當輸入為邏輯0時它的輸出為邏輯1，當輸入為邏輯1時它的輸出為邏輯0。它是構成超大規(guī)模集成電路的一個最基本的元件之一。在這個電路里有兩個我們必須要考慮的最重要的參數(shù)。

　　一個是它的功耗PD，另一個是場效應管的溝道長度L。 對于第一個參數(shù)我們必須要讓它的值最小，這樣我們才可以在一個很小的硅晶片上集成上幾百萬個晶體管而不讓它發(fā)熱。CMOS數(shù)字集成電路相對于其它工藝的集成電路是它的功耗非常低。例如上面的反相器它的靜態(tài)功耗幾乎為零而它的動態(tài)功耗在納瓦(nW)甚至在皮瓦(pW)級。因此現(xiàn)代集成電路幾乎全部是用CMOS工藝。 關于第二個參數(shù)，是場效應管的溝道長度L。 我們也需要讓它的值盡可能的小。這樣器件的工作速度或頻率就很高，因為溝道長度變小，管子的體積也隨之減小，整個電路的集成度就高。根據(jù)CMOS 管的按比例縮小原理 [1]，在一階近似的情況下當管子的溝道長度和寬度同時變小a倍，在器件內建電場不變得情況下，它的工作電壓將減小a倍，功耗將減小a2倍，而集成度將增加a2倍。同時管子的工作速度也增加a倍。由于這些原因，在全世界范圍內，從CMOS場效應管工藝發(fā)明之日起，各大半導體制造公司都把減小場效應管的溝道長度作為研究與開發(fā)的最主要的重點。1965年美國的英特爾公司(Intel)的創(chuàng)始人G. MOORE總結了集成度隨年份增長的數(shù)據(jù)，得出平均每一年在每一芯片上集成的平均晶體管數(shù)目將增加一倍的結論，稱為 摩爾定律[2]。由于考慮到管子的數(shù)目增加，系統(tǒng)的功能也越來越復雜，G. MOORE本人在1975年修改了這條定律，把它從每一年改為每兩年。但從半導體產業(yè)的發(fā)展情況看，實際結果是每十八個月。圖2 是由英特爾公司提供的資料[3]。我們可以看到正是由于管子溝道長度的減小，集成度的提高，才使得半導體存儲器和微處理機發(fā)展到今天這個水平。

　　但是，任何事物的發(fā)展都有兩面性。由于CMOS場效應管溝道長度的減小，當它的值小到一定的時候，將被一些器件的物理參數(shù)和制造工藝的極限所限制。在這篇文章中，我們將討論這些物理參數(shù)和制造工藝的極限并給出CMOS集成電路在21世紀前二十年的發(fā)展趨勢。

　　CMOS場效應管的物理參數(shù)極限

　　·最小允許的場效應溝通道長度

　　我們知道MOS場效應管的一個最基本的功能是一個可控開關。在圖3 中我們可以看到：當NMOS管的柵源電壓VGS大于管子的閾值電壓Vth時，MOS管導通就像一根導線一樣。而當柵源電壓VGS小于管子的閾值電壓Vth時，MOS將進入截止區(qū)域，漏源電流IDS為零就像一個開路一樣。

　　最小溝道長度對于一個CMOS場效應管來說是最關鍵的限制[4]。根據(jù)場效應管的微電子學原理，當溝道長度減小時，橫跨場效應管漏極和源極區(qū)域的電場， 有時我們也稱單向橫場，將增加。作為一個結果，場效應管柵極控制管子溝道導通的能力將下降。這就是我們所說的場效應管的短柵效應[5]。而且這個效應隨著漏極到源極電壓的增加也變得越來越嚴重，直接導致場效應管的閾值電壓Vth 的減小，亞閾值泄漏電流的增加。在這種情況下，場效應管將不能以我們所期望的理想的可控開關的形式來工作。根據(jù)MOS管的微電子學原理， 在一階近似的情況下，MOS 管的閾值電壓的變化DVth與管子的溝道長度L的自然指數(shù)成正比關系。 我們有[4]：

　　其中eox和esi分別是柵極氧化層和管子硅溝道的介電常數(shù)，Tox是柵極氧化層的厚度。從這個關系中我們看到，當管子的溝道長度L減小到與管子的柵極氧化層的厚度Tox在同一個數(shù)量級，管子的閾值電壓將急劇的減小。 這就構成了最小允許的場效應管溝道長度。

　　為了減小MOS 管的短柵效應，主要的科研工作是改進柵極對整個管子溝道的控制能力[4]。從這方面入手，在近二十年來，人們從薄的源極漏極擴散結到不同型式的溝道摻雜注入結構，從經(jīng)典的體硅襯底到SOI(Silicon On Insulator), 大量的MOS場效應管結構已經(jīng)被研究。圖4給出了一些最重要的研究結果。今天人們從模擬的結果預測10至15納米的溝道長度將是MOS管按比例縮小的物理極限[6]。更進一步，當管子的溝道長度小于這個尺寸，量子隧道效應將顯著增加以導致MOS管的柵極將完全損失掉對溝道的控制能力，這樣MOS管將不能完全截止導致它將不能完成最基本的開關功能。

　　·溝通道摻雜源自排列的隨機效應

　　根據(jù)MOS管的微電子學原理，在用離子注入時，摻雜原子在器件溝道位置的隨機變化將影響MOS管電參數(shù)的變化。當MOS管的尺寸減小時，摻雜原子在器件中的平均數(shù)量將減小。作為一個結果，摻雜原子數(shù)目和它們在器件溝道中的所在位置的隨機變化將增加[7]。圖5 將說明這種情況。在標準的制造工藝中，摻雜原子通過隨機散射過程在溝道中找到它們的所在位置。因此，摻雜原子在溝道中的數(shù)目和排列的隨機效應是器件的固有效應，人們不能在標準的制造工藝中把它們取消掉。這個效應將導致器件和整個電路的性能, 例如電流的驅動能力和傳輸滯后的隨機變化。其中摻雜原子在溝道中的數(shù)目和排列的隨機效應也將引起MOS管閾值電壓的隨機變化。這些將直接導致由于溝道長度減小而使器件的性能變壞。 

　　·耗盡層的厚度和半導體界的厚度

　　一般來說，為了減小MOS管的短溝 道效應， 器件的耗盡層的厚度和源極與漏極的半導體結的厚度要盡可能的薄。而器件的耗盡層的厚度和源極與漏極半導體結的厚度的形成是通過離子注入的方式控制要被注入的摻雜原子到被選中的區(qū)域和限制它們的熱運動。當器件的尺寸減小時，理論計算要求現(xiàn)代MOS 管有一個較為陡峭的摻雜剖面[8]。在MOS管的制造過程中，這個陡峭的摻雜剖面要求對于控制耗盡層厚度和源極與漏極半導體結厚度的形成是一個極大的挑戰(zhàn)。在這方面，SOI MOS場效應管結構是一個最好的選擇。但是這種結構也有它的局限性，例如：高電場下的導電子的遷移率的減小和量子化閾值電壓的變化[8]。

　　·最小柵極氧化層厚度

　　為了保證MOS管的短溝道效應在可控制的范圍內和保持一個好亞閾值截止特性，正像關系式(1)所指出的那樣，柵極氧化層厚度Tox需要減小到與場效應管的溝道長度L來比差很多倍[9]。例如：對于一個100納米溝道長度的MOS管，在1.5 伏的工作電壓下，它的柵極氧化層厚度應該是在3納米的范圍。這個3納米的厚度大約相當于十個硅原子緊密排列的厚度[7]。對于這樣一個氧化層厚度，量子力學的遂道效應將發(fā)生。這直接導致柵極的泄漏電流隨氧化層厚度的減小而成指數(shù)型的增加。對于經(jīng)典的體硅襯底MOS管，柵極的泄漏電流的增加將引起整個電路的靜態(tài)功耗的增加，而相對于SOI MOS管結構，柵極泄漏電流將顯著的引起管子溝道的電位變化，從而影響器件的閾值電壓和整個電路的功能。柵極氧化層厚度減小的另一個效應是MOS管子反型層導電子的丟失和器件跨導的減小[8]。這主要是由于氧化層厚度減小，導致管子反型層的量子化和多晶硅柵極的耗盡。這些都降低了柵極對器件溝道的控制能力。因此柵極氧化層的遂道電流和管子反型層導電子的丟失是柵極氧化層厚度減小的最主要的限制。它們也直接限制了CMOS場效應管尺寸的進一步減小[9]。為了減小這些效應，人們可以采用高介電常數(shù)的柵極氧化層和用金屬柵極來替代經(jīng)典的多晶硅柵極等辦法來解決。

　　·最小供電電壓

　　根據(jù)MOS場效應管的按比例縮小原理，在保持溝道電場為常數(shù)的情況下，電路的供電電壓也將按比例縮小。然而，為了維持與最近十年來所開發(fā)的系統(tǒng)的兼容性(它們經(jīng)常需要5 伏的供電電壓)，半導體制造商已不太愿意進一步的減小電路的工作電壓以使得整個電路的功耗與可靠性變得不可控制[6]。在通常，整個電路的功耗Pchip是電路工作功耗Pactive與截止功耗Poff的總和[9]：

　　CSW是電路結點的總電容，VDD是工作電壓，f是開關的時鐘頻率，Wtotal是所有截止器件的寬度，Ioff是每個器件的截止電流。從(2)至(4)式所指出的那樣，減小工作電壓是減小功耗的最有效的方法。但減小供電電壓不光只是減小了系統(tǒng)功耗同時也削弱了系統(tǒng)工作的可靠性，特別是在器件按比例縮小以提高系統(tǒng)的集成度和工作速度的情況下。

　　非常不幸，存在一個最小的工作電壓。這是由于為了保持器件有較高的工作速度，它的閾值電壓Vth應該與供電電壓VDD成正比的減小。然而當管子閾值電壓減小時，它的截止電流隨這個電壓值的減小而成指數(shù)型增加。由于電流的增加而MOS管的截止功耗也增加。在現(xiàn)代大多數(shù)集成電路的設計中，整個電路系統(tǒng)可采納的截止功耗要求最小閾值電壓Vth是在300毫伏左右，這就要求最小供電電壓在1伏左右[6]。這顯然與大多數(shù)已開發(fā)的系統(tǒng)不兼容，需要重新來實現(xiàn)，直接導致工作量的大量增加。

　　·器件連線的分布電阻與分布電容

　　與器件的按比例縮小原理相反，器件連線的分布電阻和分布電容隨連線寬度的減小而增加。因此，這也從電路的工作速度和集成度方面對按比例縮小的CMOS工藝構成一個限制。為了克服連線分布電阻的問題，在幾年前，銅連線的工藝被引進。而對于分布電容人們也研究了很多低介電常數(shù)的連線與硅基片的絕緣層接構。今天，由于器件連線分布電阻電容在不同器件之間所引起的時間滯后效應一直是現(xiàn)代CMOS工藝發(fā)展的主要限制之一。如果可能，一個有潛力的發(fā)展是用超導連線。

　　·新的CMOS場效應管的發(fā)展方向

　　為了更進一步的減小CMOS管的尺寸，人們已經(jīng)從理論上研究了很多器件結構。而單晶硅被集成在絕緣體上的結構(SOI)是最有發(fā)展前途的而且被許多像IBM，MOTOROLA和AMD等大的半導體制造公司所采納。相對于經(jīng)典的體硅CMOS 結構，SOI CMOS結構的最大不同是像在圖3 所描數(shù)的那樣，人們在硅晶片中加了一個氧化埋層，也就是一個絕緣層。用這種結構所制造的微處理機比用體硅晶體所制造的同樣的微處理機要快20~35%[6]。同時在低功率應用中，由于SOI CMOS工藝的小的寄生電容，也使這種工藝被大量的采納。

　　CMOS場效應管的制造工藝極限

　　·半導體的光刻工藝

　　這已經(jīng)被證明現(xiàn)代半導體光刻工藝是有這個能力使人們隨器件按比例縮小而制造超大規(guī)模集成電路(ULSI)。但是，要用今天的光刻工藝來制造在納米范圍的CMOS場效應管是一個非常重要的待解決問題。經(jīng)典的光學光刻工藝的精確度由于運用了改進的數(shù)字快門鏡頭和較短波長的激光源已經(jīng)超過了理論預測的很多倍?，F(xiàn)在，最先進的用于大規(guī)模制造集成電路的光刻設備是用波長為193納米的激光源[9]。一些光刻精確度的改進技術，例如可控相位變化技術等，已使我們有能力讓圖形的精確度在100納米的這個范圍內。這個技術運用的是光學的干涉原理到硅晶片上的圖形變化比較大的區(qū)域。因此，它不是幾何圖形獨立的，可控相位變化技術不能用于整個芯片中所有器件的制造。對于小于100納米的范圍，經(jīng)典的光學光刻技術只能用在精度要求不高的地方，而精度要求高的地方，我們必須用X射線光刻或電子束光刻技術[9]。

　　對于小于100納米的CMOS工藝，為了獲得高精度的MOS管的圖形，X射線光刻技術的應用是非常重要的。這個技術應用的主要問題是掩膜版的制造[8]。相對于X射線光刻技術，在小于100納米的應用范圍，另一個有效的光刻技術是用極端紫外光 (EUV)。這個技術用的是一個13納米波長的反射光。

　　在近幾年的科研領域，納米結構的圖形光刻是用電子束光刻技術。它的光刻精確度是在10納米的范圍。對于電子束光刻技術，它的最大挑戰(zhàn)是怎樣把它與一般的光刻技術結合起來來加以應用。

　　·三維立體集成技術

　　相對于兩維平面集成電路，三位立體集成技術已被人們提出，它主要有兩點好處：１) 減小了器件之間的連線長度，２) 由于整個芯片尺寸的減小而導致可靠性的提高，進而降低了芯片的造價。三維立體集成技術相對于將來的CMOS工藝是非常具有吸引力的，特別是在系統(tǒng)芯片(SoC)的應用上。運用三維立體集成技術，對于不同的集成電路，人們能夠先把它們分別制造，然后再把它們連接起來。三維立體集成技術的主要困難在于：不同電路層的對準與絕緣問題；這些不同層的連接技術；還有在絕緣層上重新集成硅晶體和整個芯片的散熱技術問題。

　　·低介電常數(shù)的絕緣介質和超導傳輸?shù)募夹g問題

　　對于不同器件的連接， 人們新進的用化學機械拋光技術(CMP )使銅線代 替鋁線。但用銅線代替鋁線，好的方面是降低了連線的分布電阻，壞的方面是連線的可靠性變壞[9]。同時，銅連線將不能非常充分的消除整個連線的時間滯后，因為這個滯后是分布電阻和電容的乘積。為了降低連線分布電容，金屬連線層的低介電常數(shù)絕緣介質的研究是非常重要的。在這方面已經(jīng)有許多低介電常數(shù)的絕緣介質被研究。為了減小連線電阻，高溫超導是一個最理想的選擇。但依據(jù)它的研究現(xiàn)狀，在最近的將來把它應用到CMOS場效應管工藝還是有很多困難。

　　MOS場效應管新的制造工藝的發(fā)展方向

　　為了更進一步減小CMOS場效應管的尺寸以滿足現(xiàn)代信息社會的要求，人們需要一些新的制造工藝以克服由于器件尺寸減小而帶來的挑戰(zhàn)。這包括材料科學的發(fā)展和制造設備的革新。在CMOS場效應管新的制造工藝的發(fā)展方向的挑戰(zhàn)主要集中在以下方面；如何控制工藝的變化；如何改進生產率；如何平衡各種工藝的革新和研究與開發(fā)的投資。 總之， 根據(jù)人們的預測，半導體工業(yè)根據(jù)CMOS場效應管按比例縮小原理可以保持它的發(fā)展一直到2020年以達到管子的最小溝道長度在10至15納米這個范圍[10]。

　　結語

　　CMOS場效應管的工藝發(fā)展和它的局限由于它在現(xiàn)代信息社會的重要性是一個非常廣范的討論題目。它的發(fā)展還像以前一樣繼續(xù)產生許多博士論文以帶來科學與工程的變革。在這篇文章里，我們主要是想簡要的討論當CMOS工藝更近一步發(fā)展它的物理參數(shù)和制造工藝的限制。

　　圖６和表1 是英特爾公司在21世紀前二十年預測[3][10]：

　　我們可以看到，CMOS集成電路工藝還將繼續(xù)按比例縮小一直到10至15納米這個范圍。為了制造十幾納米長的器件，許多非常艱巨的挑戰(zhàn)必須被克服?，F(xiàn)在人們還不太清楚經(jīng)典的CMOS場效應管的溝道長度是否可以減小到10納米以下。因此， 除非有一個革命性的重大突破，否則，以CMOS 集成電路為基礎而建立起的半導體工業(yè)將完成它光榮的高增長歷史使命而變成像鋼鐵工業(yè)和汽車工業(yè)一樣的傳統(tǒng)工業(yè)。

　　參考文獻：

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　　2.  G E. Moore "Cramming more components onto integrated circuits", Electronics Magazine, Vol. 38, April 19, 1965 pp. 114-117.

　　3.  http://www.intel.com

　　4.  J. D. Meindl "Low power microelectronics: Retrospect and prospect", Proceeding of the IEEE, April 1995, pp. 619-635.

　　5.  E. S. Yang "Microelectronics Devices", McGraw-Hill Inc., 1988

　　6.  T. H. Ning  "Silicon Technology Directions in the New Millennium", 2000 38 th Annual International Reliability Physics Symposium.

　　7.  X. Tang, V. De and J. D. Meindl  "Intrinsic MOSFET Parameter Fluctuations Due to Random Dopant Placement", IEEE Transaction VLSI Systems, December 1997, pp. 369- 376.

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　　9.  Y. Taur, D.A. Buchanan, W. Chen, D.J.Frank, K.E. Ismai, S.H. Lo, G. A. Sai-Halasz, S. J. Wind and H. S. Wong "CMOS Scaling into the Nanometer Regime", Proceedings of the IEEE, April 1997, pp.486-504.
10.  R. Doering and Y. Nishi "Limits of Integrated-Circuit Manufacturing", Proceedings of the IEEE, March 2001, pp. 375-393.