使用FPGA測試的一些有效方法(05-100)

　　引言

　　隨著芯片設計技術越來越成熟,越來越多的產品選擇使用SoC的技術實現。然而,每一次流片不一定都能達到預期的效果。根據Synopsys公司統計,有超過60%的公司需要重新流片。在這個過程中浪費了大量的金錢,一次修正平均的花費就超過100萬美元。如果一旦錯過了商品推出的最佳時機,那么錯過市場機會的代價則以數千萬美元計,甚至更高。據統計,在需要respin的芯片中有43%是在前端的設計和實現的時候產生的邏輯功能錯誤。如何避免或減小如此高的風險是每一個設計單位思考的問題。

　　現在行業內有兩種解決此問題的方案,第一種方案是利用越來越先進的EDA仿真工具仿真測試。業界產品的兩大巨頭Synopsys和Cadance都推出了自己的解決方案。然而,EDA工具非常昂貴,卻不一定能滿足每一個項目的要求。另外,EDA工具的仿真時間很長。以一套無線通信系統舉例,初始化的過程就需要半天的時間,每收發一幀都需要3-4個小時,因此在有限的時間內不可能完成比較全面的測試(測試時采取的都是并行運算的方式,工作站都是Sun Blade2000的配置)。最后,仿真軟件再完善也不是實際的硬件操作,因此某些只可能在硬件上發生的問題,無法通過仿真來獲得。比如某些時序問題和功耗問題。另外,硬件的“脾氣”比較古怪,經常會出現一些意想不到的狀態,這些都是仿真軟件無法模擬出來的。第二種解決方案是采用FPGA進行真實的硬件測試。比如Xilinx公司的EasyPath解決方案。然而使用這種方案也面臨著一些需要解決的問題,比如如何使設計的產品可以既在ASIC上工作,又在FPGA上正常工作,如何保證FPGA與ASIC的一致性。針對這些問題的解決方法是本文重點討論的內容。

　　本文的測試實例和測試方法均來源于北京市嵌入式重點實驗室的無線局域網芯片項目,本項目的產品目前已經成功流片。這些測試方法的應用對項目的順利進展起到了關鍵性的作用,起到了良好的效果。

　　時序問題的解決

　　FPGA可以接受的時鐘和所允許的時序遠遠低于ASIC。但作為ASIC產品而言,在設計的時候又往往采取較高的時鐘速率。由于ASIC時鐘樹與布線相對自由,故對于高速率設計解決起來相對容易。對于Xilinx FPGA而言,盡管采用了90nm工藝的Virtex-4可以支持的性能高達500MHz,但是其時鐘樹和布線資源相對固定,因此一旦在編譯和布局布線的時候處理不當,就會產生時序沖突(timing violation)。產生時序沖突的結果,輕則使設計的邏輯與實際布局布線后的網表不一致,重則導致布局布線根本無法通過,從而致使驗證無法進行。

　　我們在解決時序問題的時候采取了五種不同的方法。其中一種方法是應在設計中就加以注意,兩種在綜合的時候進行,還有兩種在布局布線時采用。

　　設計過程中注意時序問題

　　若希望設計的產品能夠在FPGA驗證平臺上順利的完成驗證,在設計過程中就需要注意盡量多的使用FPGA的內部資源,如DSP48,乘法器,RAM,DCM等。

　　在我們的設計中有不少濾波器,這些濾波器正好可以使用DSP48這個模塊。該模塊如圖1所示,為乘加結構。濾波器若不使用這種模塊,則需進行大量的乘、加運算。這樣不但浪費資源,而且很容易導致時序無法滿足要求。而如果使用這樣的模塊,則基本上所有的濾波器都不再處于“最差路徑”上。

　　對于乘法器,如果使用slice搭建不僅浪費資源,而且性能差,位寬一旦比較寬就會導致時序出現問題。Xilinx的ISE中配有Core Generator這個工具。通過該工具可以生成需要的乘法器。使用這些乘法器來代替普通的乘法器,可以達到滿意的效果。除了乘法器,還可以使用該工具產生RAM和DCM等。

　　圖 1 DSP48示意圖