首頁 > 新聞中心 > 設(shè)計應(yīng)用
介紹了Xilinx Foundation F3.1可編程器件開發(fā)工具軟件的組成和功能,同時介紹了該軟件工具中設(shè)計入口工具和設(shè)計實現(xiàn)工具的主要功能和使用特點。......
采用數(shù)字化技術(shù)、在測控系統(tǒng)中用IP核實現(xiàn)D/A轉(zhuǎn)換,并且在1片可編程邏輯器件中實現(xiàn)。......
介紹了HDB3編解碼的原理和方法,給出了用CPLD實現(xiàn)E1信號HDB3編解碼的方法,同時給出了它的實現(xiàn)原理圖,最后給出了XILINX的XC9500系列可編程邏輯器件的開發(fā)流程。......
介紹lattice半導(dǎo)體公司推出的可編程模擬器件ispPAC10內(nèi)部結(jié)構(gòu)及設(shè)計應(yīng)用。......
論述VHDL中Loop語句動態(tài)表達(dá)式的可綜合性問題,提出三種解決方法:直接代入法、邊界擴(kuò)充法和計數(shù)器法,并對比這三類方法的適用性。......
首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu),然后分析實現(xiàn)異步FIFO的難點問題及其解決辦法;在傳統(tǒng)設(shè)計的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對其進(jìn)行綜合仿真和FPGA實現(xiàn)。......
介紹3-DES算法的概要;以Xilinx公司SPARTANII結(jié)構(gòu)的XC2S100為例,闡述用FPGA高速實現(xiàn)3-DES算法的設(shè)計要點及關(guān)鍵部分的設(shè)計。......
簡要介紹了CPLD/FPGA器件的特點和應(yīng)用范圍,并以分頻比為2.5的半整數(shù)分頻器的設(shè)計為例,介紹了在MAX+plus II開發(fā)軟件下,利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計數(shù)字邏輯電路的過程和方法。......
介紹了萊迪思半導(dǎo)體公司推出的零功耗超快速復(fù)雜中編程邏輯器件ispMACH4000Z的特征、結(jié)構(gòu)和原理。......
從數(shù)字系統(tǒng)設(shè)計的性質(zhì)出發(fā),結(jié)合目前迅速發(fā)展的芯片系統(tǒng),比較、研究各種硬件描述語言。......
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