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硬件描述語(yǔ)言(hdl)
硬件描述語(yǔ)言(hdl) 文章 進(jìn)入硬件描述語(yǔ)言(hdl)技術(shù)社區(qū)
用硬件描述語(yǔ)言設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)
- 以前的數(shù)字邏輯電路及系統(tǒng)的規(guī)模的比較小而且簡(jiǎn)單，用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線，需要熟悉器件的內(nèi)部結(jié)構(gòu)和外部引線特點(diǎn)，才能達(dá)到設(shè)計(jì)要求，這個(gè)工作量和設(shè)計(jì)周期都不是我們能想象的?，F(xiàn)在設(shè)計(jì)要求的時(shí)間和周期都很短，用原理圖這個(gè)方法顯然就不符合實(shí)際了。
- 關(guān)鍵字： Verilog HDL 虛擬接口聯(lián)盟
基于CPLD/FPGA的出租車(chē)計(jì)費(fèi)系統(tǒng)
- 介紹了出租車(chē)計(jì)費(fèi)器系統(tǒng)的組成及工作原理，簡(jiǎn)述了在EDA平臺(tái)上用單片CPLD器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)過(guò)程。論述了車(chē)型調(diào)整模塊、計(jì)程模塊、計(jì)費(fèi)模塊、譯碼動(dòng)態(tài)掃描模塊等的設(shè)計(jì)方法與技巧。
- 關(guān)鍵字： CPLD／PPGA 硬件描述語(yǔ)言 出租車(chē)計(jì)費(fèi)器 MAX+PLUS軟件 數(shù)字系統(tǒng)
Verilog HDL和VHDL的比較
- 這兩種語(yǔ)言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語(yǔ)言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個(gè)是因?yàn)?VHDL 是美國(guó)軍方組織開(kāi)發(fā)的，而 Verilog 是一個(gè)公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來(lái)的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢？它一定有其優(yōu)越性才行，所以說(shuō) Verilog 有更強(qiáng)的生命力。
- 關(guān)鍵字： Verilog VHDL HDL
基于FPGA的自適應(yīng)均衡器的研究與設(shè)計(jì)
- 摘要：近年來(lái)，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點(diǎn)，本文闡述了自適應(yīng)均衡器的原理并對(duì)其進(jìn)行改進(jìn)。最
- 關(guān)鍵字： 自適應(yīng)均衡器 寬帶數(shù)字接收機(jī) FPGA Verilog HDL
基于FPGA的高速長(zhǎng)線陣CCD驅(qū)動(dòng)電路
- 高速長(zhǎng)線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢(shì)，廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動(dòng)電路設(shè)計(jì)是CCD正常工作的關(guān)鍵問(wèn)題之一，CCD驅(qū)動(dòng)信號(hào)時(shí)序是一組相位要求嚴(yán)格的脈沖信號(hào)，只有時(shí)序信
- 關(guān)鍵字： CCD 線陣 FPGA verilog HDL
基于FPGA的GPS數(shù)據(jù)采集器的設(shè)計(jì)與實(shí)現(xiàn)
- 全球定位系統(tǒng)(Clobal Position System，GPS)能夠提供實(shí)時(shí)、全天候、全球性和高精度的服務(wù)，其廣泛應(yīng)用于各行各業(yè)中。GPS接收機(jī)通過(guò)天線單元接收衛(wèi)星信號(hào)，將信號(hào)進(jìn)行帶通濾波、下變頻混頻、AGC放大、A/D轉(zhuǎn)換等一系
- 關(guān)鍵字： NMEA-0183協(xié)議 現(xiàn)場(chǎng)可編程門(mén)陣列 硬件描述語(yǔ)言 協(xié)議解析
基于Verilog HDL的SVPWM算法的設(shè)計(jì)與仿真
- 摘要：空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點(diǎn)，廣泛應(yīng)用于三相電力系統(tǒng)中。基于硬件的FPGA/CPLD芯片能滿足該算法對(duì)處理速度、實(shí)時(shí)性、可靠性較高的要求，本文利用Verilog HDL實(shí)現(xiàn)空間矢量脈寬調(diào)制算
- 關(guān)鍵字： 同步電動(dòng)機(jī) 電壓型逆變器 Verilog HDL
一種高效網(wǎng)絡(luò)接口的設(shè)計(jì)
- 為了得到比傳統(tǒng)片上網(wǎng)絡(luò)的網(wǎng)絡(luò)資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果，提出了一種新的高效網(wǎng)絡(luò)接口的設(shè)計(jì)方法，并采用Verilog HDL語(yǔ)言對(duì)相關(guān)模塊進(jìn)行編程，實(shí)現(xiàn)了高效傳輸功能，同時(shí)又滿足核內(nèi)路由的設(shè)計(jì)要求。最終通過(guò)仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設(shè)計(jì)要求的仿真結(jié)果。
- 關(guān)鍵字： 片上網(wǎng)絡(luò) 網(wǎng)絡(luò)資源接口 核內(nèi)路由 Verilog HDL
混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn)
- 混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn),摘要：隨著電子對(duì)抗技術(shù)的快速發(fā)展，在有源式干擾機(jī)中需要用到數(shù)字高斯白噪聲。通過(guò)對(duì)混合同余法產(chǎn)生隨機(jī)序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
- 關(guān)鍵字： 高斯白噪聲 混合同余法 FPGA Verilog HDL
基于CPLD的LCD1602顯示系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
- 摘要：為了提高LCD1602顯示效果，增強(qiáng)抗擾能力，文章基于TOP2812開(kāi)發(fā)板，依據(jù)LCD1602操作時(shí)序要求，在開(kāi)發(fā)板CPLD部分實(shí)現(xiàn)了LCD1602顯示系統(tǒng)的設(shè)計(jì)。文中對(duì)
- 關(guān)鍵字： LCD1602 顯示系統(tǒng) 時(shí)序 Vetilog HDL
硬件描述語(yǔ)言(hdl)介紹
您好，目前還沒(méi)有人創(chuàng)建詞條硬件描述語(yǔ)言(hdl)!
歡迎您創(chuàng)建該詞條，闡述對(duì)硬件描述語(yǔ)言(hdl)的理解，并與今后在此搜索硬件描述語(yǔ)言(hdl)的朋友們分享。 創(chuàng)建詞條
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