3. 

        <meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>
          


          
	
  	
          
	
          
		首頁(yè)　 
		資訊　 
		商機(jī) 　
		下載　 
		拆解 　
		高校　 
		招聘 　
		雜志　 
		會(huì)展　 
		EETV　 
		百科 　
		問答　 
		電路圖　 
		工程師手冊(cè) 　
		Datasheet　
		100例 　
		活動(dòng)中心　 
		E周刊閱讀 　
		樣片申請(qǐng)
	
          




          
	EEPW首頁(yè) >> 
	主題列表 >> 
	硬件描述語(yǔ)言(hdl)
          

          
	
          
    	
          
    	  	
          
              	
                                
          
                  

                                
          
                    
          基于ModelSim的使用說明、技術(shù)文獻(xiàn)、應(yīng)用實(shí)例匯總
          
                                                            
            
                    	
          • 　　Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。
　　淺析基于Modelsim FLI接口的協(xié)同仿真
　　介紹了如何利用modelsim提供的FLI(Foreign Langu
            • 
                    	                        
          • 關(guān)鍵字：
                        HDL  ASIC                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          基于CMOS或CCD圖像傳感器的經(jīng)典設(shè)計(jì)及技術(shù)文獻(xiàn)匯總
          
                                                            
            
                    	
          • 　　圖像傳感器，或稱感光元件，是一種將光學(xué)圖像轉(zhuǎn)換成電子信號(hào)的設(shè)備，它被廣泛地應(yīng)用在數(shù)碼相機(jī)和其他電子光學(xué)設(shè)備中。早期的圖像傳感器采用模擬信號(hào)，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補(bǔ)式金屬氧化物半導(dǎo)體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應(yīng)用及技術(shù)文獻(xiàn)，供大家參考。
　　基于USB傳輸及CMOS圖像傳感器的指紋識(shí)別儀的實(shí)
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog HDL  QuartusⅡ  VHDL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          基于Verilog HDL的SPWM全數(shù)字算法的FPGA實(shí)現(xiàn)
          
                                                            
                                        
            
                    	
          • 　　隨著信號(hào)處理技術(shù)及集成電路制造工藝的不斷發(fā)展，全數(shù)字化SPWM(正弦脈寬調(diào)制)算法在調(diào)速領(lǐng)域越來越受到青睞。實(shí)現(xiàn)SPWM控制算法的方法很多，其中模擬比較法因電路復(fù)雜、且不易與數(shù)字系統(tǒng)連接而很少采用;傳統(tǒng)的微處理器因不能滿足電機(jī)控制所要求的較高采樣頻率(≥1 kHz)而逐漸被高性能的DSP硬件系統(tǒng)所取代，但該系統(tǒng)成本高、設(shè)計(jì)復(fù)雜。與傳統(tǒng)方法相比，在現(xiàn)場(chǎng)可編程邏輯器件FPGA上產(chǎn)生一種新的SPWM控制算法，具有成本低、研發(fā)周期短、執(zhí)行速度高、可擴(kuò)展能力強(qiáng)等優(yōu)點(diǎn)。該技術(shù)進(jìn)一步推動(dòng)了變頻調(diào)速技術(shù)的發(fā)展。
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog HDL  SPWM  FPGA                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          FPGA開發(fā)基本流程及注意事項(xiàng)
          
                                                            
            
                    	
          • 本文是根據(jù)FPGA技術(shù)牛人歷年來的經(jīng)驗(yàn)所總結(jié)出來的關(guān)于FPGA開發(fā)基本流程及注意事項(xiàng)基本介紹，希望給初學(xué)者丁點(diǎn)幫助。眾所周知，F(xiàn)PGA是可編程芯片，因此FPGA的設(shè)計(jì)方法包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。硬件包括FPGA芯片電路、 存儲(chǔ)器、輸入輸出接口電路以及其他設(shè)備，軟件即是相應(yīng)的HDL程序以及嵌入式C程序。
            • 
                    	                        
          • 關(guān)鍵字：
                        FPGA  嵌入式  SOC  HDL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          嵌入式系統(tǒng)設(shè)計(jì)方法的演化——從單片機(jī)到單片系統(tǒng)
          
                                                            
                    
          
                
          
                                
          
                    
          Verilog HDL設(shè)計(jì)進(jìn)階：有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代
          
                                                            
            
                    	
          • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL  和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國(guó)際標(biāo)準(zhǔn)目前尚未最后形
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  HDL  進(jìn)階  代碼                            
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)―函數(shù)（function）
          
                                                            
            
                    	
          • 函數(shù)的目的是返回一個(gè)用于表達(dá)式的值。
            1．函數(shù)定義語(yǔ)法function 返回值的類型或范圍> (函數(shù)名);
            端口說明語(yǔ)句>
            變量類型說明語(yǔ)句> begin
            語(yǔ)句>
            ...
            end
            endfunction 請(qǐng)注
            • 
                    	                        
          • 關(guān)鍵字：
                        function  Verilog  HDL  函數(shù)                            
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)―任務(wù)（TASK）
          
                                                            
            
                    	
          • 如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語(yǔ)句啟動(dòng)任務(wù)。任務(wù)完成以后控制就傳回啟動(dòng)過程。如任務(wù)內(nèi)部有定時(shí)控制，則啟動(dòng)的時(shí)間可以與控制返回的時(shí)間不同。任務(wù)可以啟動(dòng)其他的任務(wù)，其他
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  TASK  HDL                            
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Verilog HDL硬件描述語(yǔ)言：task和function說明語(yǔ)句
          
                                                            
            
                    	
          • task和function說明語(yǔ)句的區(qū)別task和function說明語(yǔ)句分別用來定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號(hào)的值可以傳入或傳出任務(wù)和函
            • 
                    	                        
          • 關(guān)鍵字：
                        function  Verilog  task  HDL                            
            • 
                   	
          
                    
          
                
          
                                
          
                    
          verilog HDL基礎(chǔ)教程之：實(shí)例3 數(shù)字跑表
          
                                                            
            
                    	
          • 實(shí)例的內(nèi)容及目標(biāo)1.實(shí)例的主要內(nèi)容本節(jié)通過Verilog HDL語(yǔ)言編寫一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以內(nèi)精確至百分之一秒的計(jì)時(shí)。數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來
            • 
                    	                        
          • 關(guān)鍵字：
                        verilog  HDL  基礎(chǔ)教程  實(shí)例                            
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Verilog HDL基礎(chǔ)教程之：時(shí)序邏輯電路
          
                                                            
            
                    	
          • 在Verilog HDL語(yǔ)言中，時(shí)序邏輯電路使用always語(yǔ)句塊來實(shí)現(xiàn)。例如，實(shí)現(xiàn)一個(gè)帶有異步復(fù)位信號(hào)的D觸發(fā)器如下。例1：帶異步復(fù)位的D觸發(fā)器1。wire Din;wire clock,rst;reg Dout;always @ （posedge clock or negedge rs
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  時(shí)序邏輯電路                            
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Verilog HDL語(yǔ)言學(xué)前必知的基礎(chǔ)
          
                                                            
            
                    	
          • Verilog HDL的歷史和進(jìn)展 1.什么是Verilog HDLVerilog  HDL是硬件描述語(yǔ)言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)                            
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Verilog HDL基礎(chǔ)教程之：賦值語(yǔ)句和塊語(yǔ)句
          
                                                            
            
                    	
          • 非阻塞賦值和阻塞賦值在Verilog HDL語(yǔ)言中，信號(hào)有兩種賦值方式：非阻塞(Non_Blocking)賦值方式和阻塞(Blocking)賦值方式。(1)非阻塞賦值方式。典型語(yǔ)句：b = a;① 塊結(jié)束后才完成賦值操作。② b的值并不是立刻就改
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程                            
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Verilog HDL基礎(chǔ)教程之：數(shù)據(jù)類型和運(yùn)算符
          
                                                            
            
                    	
          • 常用數(shù)據(jù)類型Verilog  HDL中總共有19種數(shù)據(jù)類型，數(shù)據(jù)類型是用來表示數(shù)字電路硬件中的數(shù)據(jù)儲(chǔ)存和傳送元素的。在本書中，我們先只介紹4個(gè)最基本的數(shù)據(jù)類型，它們分別是：reg型，wire型，integer型和parameter型。其他
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  數(shù)據(jù)類型                            
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Verilog HDL基礎(chǔ)教程之：實(shí)例5 交通燈控制器
          
                                                            
            
                    	
          • 實(shí)例的內(nèi)容及目標(biāo) 1.實(shí)例的主要訓(xùn)練內(nèi)容本實(shí)例通過Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。2.實(shí)例目標(biāo)通過本實(shí)例，讀者應(yīng)達(dá)到下面的目標(biāo)。掌握
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  實(shí)例                            
            • 
                   	
          
                    
          
                
          
                                                

                
          
	                
          
		                	
          
	
          
	共102條
	4/7		|‹
			«
														1																2																3																4																5																6																7							»
			
	
          
		                
          
	               	
          
                
          
        	
          
            
          
        
          
	
          
	
	
          

          

          
        		關(guān)于我們 - 
        		廣告服務(wù) - 
        		企業(yè)會(huì)員服務(wù) - 
        		網(wǎng)站地圖 - 
        		聯(lián)系我們 - 
        		征稿 - 
        		友情鏈接 - 
        		手機(jī)EEPW
        		
          
        		Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
          
        		《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國(guó)際技術(shù)信息咨詢有限公司
          
      			備案 京ICP備12027778號(hào)-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473
      		
          
    	
          
  	





          




          



看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人

(function(){
    var bp = document.createElement('script');
    var curProtocol = window.location.protocol.split(':')[0];
    if (curProtocol === 'https') {
        bp.src = 'https://zz.bdstatic.com/linksubmit/push.js';
    }
    else {
        bp.src = 'http://push.zhanzhang.baidu.com/push.js';
    }
    var s = document.getElementsByTagName("script")[0];
    s.parentNode.insertBefore(bp, s);
})();