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使用VIVADO對(duì)7系列FPGA的高效設(shè)計(jì)心得

使用VIVADO對(duì)7系列FPGA的高效設(shè)計(jì)心得-隨著xilinx公司進(jìn)入20nm工藝，以堆疊的方式在可編程領(lǐng)域一路高歌猛進(jìn)，與其配套的EDA工具——新一代高端FPGA設(shè)計(jì)軟件VIVADO也備受關(guān)注和飽受爭(zhēng)議。
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ZYNQ器件的啟動(dòng)配置方法

ZYNQ器件的啟動(dòng)配置方法-無(wú)任是用CPU作為系統(tǒng)的主要器件，還是用FPGA作為系統(tǒng)的主要器件，系統(tǒng)設(shè)計(jì)中首先要考慮到的問(wèn)題就是處理器的啟動(dòng)加載問(wèn)題。
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從可編程器件發(fā)展看FPGA未來(lái)趨勢(shì)

從可編程器件發(fā)展看FPGA未來(lái)趨勢(shì)-可編程邏輯器件的發(fā)展歷史可編程邏輯器件的發(fā)展可以劃分為4個(gè)階段，即從20世紀(jì)70年代初到70年代中為第1段，20世紀(jì)70年代中到80年代中為第2階段，20世紀(jì)80年代到90年代末為第3階段，20世紀(jì)90年代末到目前為第4階段。
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底層內(nèi)嵌功能單元與軟核、硬核以及固核

底層內(nèi)嵌功能單元與軟核、硬核以及固核-內(nèi)嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核(Soft Core)?，F(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA 成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC 平臺(tái)過(guò)渡。
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數(shù)字時(shí)鐘管理模塊與嵌入式塊RAM

數(shù)字時(shí)鐘管理模塊與嵌入式塊RAM-業(yè)內(nèi)大多數(shù)FPGA 均提供數(shù)字時(shí)鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進(jìn)的FPGA 提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過(guò)濾功能。
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FPGA主要功能模塊介紹(1)

FPGA主要功能模塊介紹(1)-可編程輸入/ 輸出單元簡(jiǎn)稱I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入/ 輸出信號(hào)的驅(qū)動(dòng)與匹配要求，其示意結(jié)構(gòu)如圖2-4 所示。FPGA 內(nèi)的I/O 按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。
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FPGA基本知識(shí)與發(fā)展趨勢(shì)（part2）

FPGA基本知識(shí)與發(fā)展趨勢(shì)（part2）-由于基于LUT 的FPGA 具有很高的集成度，其器件密度從數(shù)萬(wàn)門到數(shù)千萬(wàn)門不等，可以完成極其復(fù)雜的時(shí)序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。
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FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（10）

FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（10）-串行Flash的特點(diǎn)是占用管腳比較少，作為系統(tǒng)的數(shù)據(jù)存貯非常合適，一般都是采用串行外設(shè)接口(SPI 總線接口)。Flash 存貯器與EEPROM根本不同的特征就是EEPROM可以按字節(jié)進(jìn)行數(shù)據(jù)的改寫，而Flash只能先擦除一個(gè)區(qū)間，然后改寫其內(nèi)容。
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FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（9）

FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（9）-FPGA配置方式靈活多樣，根據(jù)芯片是否能夠自己主動(dòng)加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存儲(chǔ)器中的配置比特流，配置所需的時(shí)鐘信號(hào)( 稱為CCLK) 由FPGA內(nèi)部產(chǎn)生，且FPGA控制整個(gè)配置過(guò)程
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FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（8）

FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（8）-FPGA 設(shè)計(jì)的時(shí)序性能是由物理器件、用戶代碼設(shè)計(jì)以及EDA 軟件共同決定的，忽略了任何一方面的因素，都會(huì)對(duì)時(shí)序性能有很大的影響。本節(jié)主要給出大規(guī)模設(shè)計(jì)中，賽靈思物理器件和EDA 軟件的最優(yōu)使用方案。
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PC等儀器總線該如何選擇？

PC等儀器總線該如何選擇？-當(dāng)您面對(duì)各種各樣的儀器連接總線時(shí)，可能會(huì)很難為自己的應(yīng)用作出最合適的選擇?？梢哉f(shuō)每個(gè)總線都有各自的優(yōu)勢(shì)和相應(yīng)的優(yōu)化技術(shù)。因此，請(qǐng)您先問(wèn)問(wèn)自己如下四個(gè)問(wèn)題，比較一下最常見(jiàn)PC總線的功能選項(xiàng)，即可作出決定。
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基于FPGA硬件加速的BittWare StreamSleuth對(duì)抗100Gbps

基于FPGA硬件加速的BittWare StreamSleuth對(duì)抗100Gbps-在過(guò)去的三十年中，以太網(wǎng)已經(jīng)發(fā)展成為所有行業(yè)的統(tǒng)一通信基礎(chǔ)架構(gòu)。每天都有超過(guò)三百萬(wàn)的以太網(wǎng)端口在部署，覆蓋從FE到100GbE的所有速度。
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業(yè)內(nèi)首款支持4.5G/LTE和以太網(wǎng)的無(wú)線時(shí)鐘即將面市

近期，Silicon Labs（亦稱“芯科科技”，NASDAQ：SLAB）針對(duì)4.5G和基于以太網(wǎng)的通用公共無(wú)線電接口（eCPRI）無(wú)線應(yīng)用，推出了全新的系列高性能、多通道抖動(dòng)衰減時(shí)鐘產(chǎn)品——新型Si5381/82/86系列時(shí)鐘產(chǎn)品。新型Si5381/82/86系列時(shí)鐘產(chǎn)品利用Silicon Labs經(jīng)過(guò)驗(yàn)證的DSPLL技術(shù)提供先進(jìn)的時(shí)鐘解決方案，在單芯片中集成了4G/LTE和以太網(wǎng)時(shí)鐘。
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Silicon Labs高集成度、低功耗時(shí)鐘芯片簡(jiǎn)化嚴(yán)苛的10/25/100G時(shí)鐘設(shè)計(jì)

Silicon Labs（亦稱“芯科科技”，NASDAQ：SLAB）日前推出全新的高性能時(shí)鐘發(fā)生器系列產(chǎn)品，特別針對(duì)10/25/100G應(yīng)用提供業(yè)界最高集成度的時(shí)鐘解決方案。新型Si5332時(shí)鐘系列產(chǎn)品利用Silicon Labs經(jīng)過(guò)驗(yàn)證的MultiSynth小數(shù)時(shí)鐘合成技術(shù)，提供具有一流頻率靈活性和230fs rms抖動(dòng)性能的時(shí)鐘解決方案。多種覆蓋6、8和12個(gè)時(shí)鐘輸出的Si5332選項(xiàng)，可為要求嚴(yán)苛的應(yīng)用實(shí)現(xiàn)時(shí)鐘樹(shù)整合。這些應(yīng)用包括超大型數(shù)據(jù)中心交換機(jī)、服務(wù)器、存儲(chǔ)、網(wǎng)絡(luò)、小型蜂窩網(wǎng)絡(luò)、寬帶、廣播視頻
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Silicon Labs發(fā)布業(yè)界首款支持4G / LTE和以太網(wǎng)的無(wú)線時(shí)鐘

Silicon Labs（亦稱“芯科科技”，NASDAQ：SLAB）日前針對(duì)4.5G和基于以太網(wǎng)的通用公共無(wú)線電接口（eCPRI）無(wú)線應(yīng)用，推出了全新的系列高性能、多通道抖動(dòng)衰減時(shí)鐘產(chǎn)品。新型Si5381/82/86系列時(shí)鐘產(chǎn)品利用Silicon Labs經(jīng)過(guò)驗(yàn)證的DSPLL技術(shù)提供先進(jìn)的時(shí)鐘解決方案，在單芯片中集成了4G/LTE和以太網(wǎng)時(shí)鐘。這些高集成度的時(shí)鐘產(chǎn)品可替代通常在高要求應(yīng)用中所需的多個(gè)時(shí)鐘器件和壓控振蕩器（VCXO），這些應(yīng)用包括小型蜂窩網(wǎng)絡(luò)、分布式天線系統(tǒng)（DAS）、μ-BTS，基帶單元（
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賽靈思以太網(wǎng) 有線網(wǎng)絡(luò) 智能介紹

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