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          新手福音：概述學習FPGA的一些常見誤區(qū)
          
                                                            
            
                    	
          • 新手福音：概述學習FPGA的一些常見誤區(qū)-很多剛開始學習FPGA的朋友們經(jīng)常會遇上一些誤區(qū)而無從解決，F(xiàn)PGA為什么是可以編程的？通過HDL語言怎么看都看不出硬件結構？...本文就這個方面進行解析。
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          • 關鍵字：
                        可編程邏輯器件  FPGA  HDL  FPGA教程                          
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          把HDL模塊用NGC格式加密并在其他項目中調用
          
                                                            
            
                    	
          • 把HDL模塊用NGC格式加密并在其他項目中調用-前面創(chuàng)新網(wǎng)網(wǎng)友Ricky Su發(fā)了篇博文《 說說FPGA中的黑盒子（BlackBox）》，學習了感覺很好用，最近在網(wǎng)上又找到一篇講該方面內(nèi)容的文章，感覺寫的很好轉發(fā)來與大家共享，文章如下
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          • 關鍵字：
                        NGC  HDL                          
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          Verilog HDL簡明教程(2)
          
                                                            
            
                    	
          • Verilog HDL簡明教程(2)-模塊是Verilog 的基本描述單位，用于描述某個設計的功能或結構及其與其他模塊通信的外部端口。
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          • 關鍵字：
                        Verilog  HDL                          
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          Verilog HDL 設計模擬
          
                                                            
            
                    	
          • Verilog HDL 不僅提供描述設計的能力，而且提供對激勵、控制、存儲響應和設計驗證的建模能力。激勵和控制可用初始化語句產(chǎn)生。驗證運行過程中的響應可以作為 “ 變化時保存 ” 或作為選通的數(shù)據(jù)存儲。最后，設計驗證可以通過在初始化語句中寫入相應的語句自動與期望的響應值比較完成。
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          • 關鍵字：
                        Verilog  HDL  設計模擬                          
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          用硬件描述語言設計復雜數(shù)字電路的優(yōu)點
          
                                                            
            
                    	
          • 以前的數(shù)字邏輯電路及系統(tǒng)的規(guī)模的比較小而且簡單，用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線，需要熟悉器件的內(nèi)部結構和外部引線特點，才能達到設計要求，這個工作量和設計周期都不是我們能想象的?，F(xiàn)在設計要求的時間和周期都很短，用原理圖這個方法顯然就不符合實際了。
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          • 關鍵字：
                        Verilog  HDL  虛擬接口聯(lián)盟                          
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          HDL語言種類
          
                                                            
            
                    	
          • HDL 語言在國外有上百種。高等學校、科研單位、 EDA 公司都有自己的 HDL 語言?，F(xiàn)選擇較有影響的作簡要介紹。
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          • 關鍵字：
                        HDL  VHDL  種類                          
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          Verilog HDL和VHDL的比較
          
                                                            
            
                    	
          • 這兩種語言都是用于數(shù)字電子系統(tǒng)設計的硬件描述語言，而且都已經(jīng)是 IEEE 的標準。 VHDL 1987 年成為標準，而 Verilog 是 1995 年才成為標準的。這個是因為 VHDL 是美國軍方組織開發(fā)的，而 Verilog 是一個公司的私有財產(chǎn)轉化而來的。為什么 Verilog 能成為 IEEE 標準呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強的生命力。
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          • 關鍵字：
                        Verilog  VHDL  HDL                          
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          CPLD/FPGA在數(shù)字通信系統(tǒng)的應用
          
                                                            
            
                    	
          • 1 引言近年來，由于微電子學和計算機技術的迅速發(fā)展，給EDA技術行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
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          • 關鍵字：
                        Verilog  CPLD  FPGA  HDL  漢明碼                          
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          FPGA協(xié)處理器實現(xiàn)代碼加速的設計
          
                                                            
            
                    	
          • 本文主要研究了代碼加速和代碼轉換到硬件協(xié)處理器的方法。我們還分析了通過一個涉及到基于輔助處理器單元(APU)的實際圖像顯示案例的基準數(shù)據(jù)均衡決策的過程。該設計使用了在一個平臺FPGA中實現(xiàn)的一個嵌入式PowerPC。
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          • 關鍵字：
                        協(xié)處理器  代碼加速  HDL                          
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          基于FPGA的自適應均衡器的研究與設計
          
                                                            
            
                    	
          • 摘要：近年來，自適應均衡技術在通信系統(tǒng)中的應用日益廣泛，利用自適應均衡技術在多徑環(huán)境中可以有效地提高數(shù)字接收機的性能。為了適應寬帶數(shù)字接收機的高速率特點，本文闡述了自適應均衡器的原理并對其進行改進。最
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          • 關鍵字：
                        自適應均衡器  寬帶數(shù)字接收機  FPGA  Verilog HDL                          
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          Verilog HDL設計進階：有限狀態(tài)機的設計原理及其代碼風格
          
                                                            
            
                    	
          • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風格的Verilog HDL  和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國際標準目前尚未最后形
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          • 關鍵字：
                        Verilog  HDL  進階  代碼                            
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          Verilog HDL硬件描述語言：task和function說明語句的區(qū)別
          
                                                            
            
                    	
          • task和function說明語句的區(qū)別task和function說明語句分別用來定義任務和函數(shù)。利用任務和函數(shù)可以把一個很大的程序模塊分解成許多較小的任務和函數(shù)便于理解和調試。輸入、輸出和總線信號的值可以傳入或傳出任務和函
            • 
                    	                        
          • 關鍵字：
                        function  Verilog  task  HDL                            
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          基于FPGA的高速長線陣CCD驅動電路
          
                                                            
            
                    	
          •  高速長線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅動電路設計是CCD正常工作的關鍵問題之一，CCD驅動信號時序是一組相位要求嚴格的脈沖信號，只有時序信
            • 
                    	                        
          • 關鍵字：
                        CCD  線陣  FPGA  verilog HDL                          
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          基于Verilog HDL的SVPWM算法的設計與仿真
          
                                                            
            
                    	
          • 摘要：空間矢量脈寬調制算法是電壓型逆變器控制方面的研究熱點，廣泛應用于三相電力系統(tǒng)中。基于硬件的FPGA/CPLD芯片能滿足該算法對處理速度、實時性、可靠性較高的要求，本文利用Verilog  HDL實現(xiàn)空間矢量脈寬調制算
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          • 關鍵字：
                        同步電動機  電壓型逆變器  Verilog HDL                          
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          一種高效網(wǎng)絡接口的設計
          
                                                            
            
                    	
          • 為了得到比傳統(tǒng)片上網(wǎng)絡的網(wǎng)絡資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果，提出了一種新的高效網(wǎng)絡接口的設計方法，并采用Verilog HDL語言對相關模塊進行編程，實現(xiàn)了高效傳輸功能，同時又滿足核內(nèi)路由的設計要求。最終通過仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設計要求的仿真結果。
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          • 關鍵字：
                        片上網(wǎng)絡  網(wǎng)絡資源接口  核內(nèi)路由  Verilog HDL                          
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