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          基于Verilog HDL的UART模塊設計與仿真
          
                                                            
            
                    	
          • 摘要：通用異步收發(fā)器UART常用于微機和外設之間的數(shù)據(jù)交換，針對UART的特點，提出了一種基于Ver4log HDL的UART設計方法。采用自頂向下的設計路線，結(jié)合狀態(tài)機的描述形式，使用硬件描述語言設計UART的頂層模塊及各個子
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          • 關鍵字：
                        Verilog  UART  HDL  模塊設計                            
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          基于FPGA和DDS的信號源設計
          
                                                            
                                        
            
                    	
          • 基于FPGA和DDS的信號源設計,1 引言
            直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術發(fā)展的一種新的頻率合成技術。與第二代基于鎖相環(huán)頻率合成技術相比，DDS具有頻率切換時間短、頻率分辨率
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          • 關鍵字：
                        設計  信號源  DDS  FPGA  基于  FPGA，DDS，Verilog HDL                          
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          Altium加快其軟件更新步伐
          
                                                            
            
                    	
          • 　　Altium繼續(xù)在其下一代電子產(chǎn)品設計軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設計人員站在新科技和潮流的最前沿。
　　Altium公司首席執(zhí)行官Nick Martin表示：“我們認為，讓用戶等待每隔數(shù)年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當前的需求。”
　　此次最重要的新特性是基于網(wǎng)絡的軟件許可證管理和訪問選項。它使電子產(chǎn)品設計人員能夠有效地管理設計團隊、工作量及項目。
　　Altium Designer中的其他新特性包括針對板卡級設計人員的定制FP
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          • 關鍵字：
                        Altium  電子產(chǎn)品設計  FPGA  HDL                          
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          基于Verilog HDL的DDS設計與仿真
          
                                                            
            
                    	
          • 直接數(shù)字頻率合成技術(Direct Digital Synthesize，DDS)是繼直接頻率合成技術和鎖相式頻率合成技術之后的第三代頻率合成技術。它采用全數(shù)字技術，并從相位角度出發(fā)進行頻率合成。隨著微電子技術和數(shù)字集成電路的飛速
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          • 關鍵字：
                        Verilog  HDL  DDS  仿真                            
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          基于Verilog HDL數(shù)字電位器ADN2850的串口控制
          
                                                            
                                        
            
                    	
          • 摘要：數(shù)字電位器由于可調(diào)精度高，更穩(wěn)定，定位更準確，操作更方便，數(shù)據(jù)可長期保存和隨時刷新等優(yōu)點，在某些場合具有模擬電位器不可比擬的優(yōu)勢。論述對數(shù)字電位器ADN2850的一種方便的控制方法，通過計算機上的串口直
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          • 關鍵字：
                        串口  控制  ADN2850  數(shù)字電位器  Verilog  HDL  基于                          
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          NI FlexRIO是否必須使用FPGA模塊
          
                                                            
            
                    	
          • NILabVIEWFPGA模塊可以幫助您利用LabVIEW程序框圖對一個FPGA進行編程。在其底層，該模塊采用代碼生成技術實...
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          • 關鍵字：
                        NI  LabVIEW  FPGA  HDL  COTS                          
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          基于神經(jīng)網(wǎng)絡電機 速度控制器的SOPC系統(tǒng)
          
                                                            
            
                    	
          • 針對機器人伺服控制系統(tǒng)高速度、高精度的要求，介紹一種全數(shù)字化的基于神經(jīng)網(wǎng)絡控制的直流電機速度伺服控制系統(tǒng)的設計方案。速度控制器采用BP網(wǎng)絡參數(shù)辨識自適應控制，并將其在FPGA進行硬件實現(xiàn)；同時用Nios II軟核處理器作為上位機，構(gòu)成一個完整的速度伺服控制器的片上可編程系統(tǒng)(SOPC)。實驗結(jié)果表明，該控制系統(tǒng)具有較高的控制精度、較好的穩(wěn)定性和靈活性。
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          • 關鍵字：
                        SOPC  系統(tǒng)  控制器  速度  神經(jīng)網(wǎng)絡  電機  基于  神經(jīng)網(wǎng)絡   伺服控制   現(xiàn)場可編程門陣列   Verilog HDL                          
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          基于SystemC的系統(tǒng)級芯片設計方法研究
          
                                                            
                                        
            
                    	
          • 　　隨著集成電路制造技術的迅速發(fā)展,SOC設計已經(jīng)成為當今集成電路設計的發(fā)展方向。SO C設計的復雜性對集成電路設計的各個層次,特別是對系統(tǒng)級芯片設計層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設計要求。
　　硬件設計領域有2種主要的設計語言：VHDL和Verilog HDL。而兩種語言的標準不統(tǒng)一，導致軟硬件設計工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設計界一直在尋找一種能同時實現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設計語言。Synopsys公司與Coware公司針對各方對系統(tǒng)級設計語言的
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          • 關鍵字：
                        SOC  SystemC  集成電路  VHDL  Verilog HDL                          
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          基于Verilog HDL的異步FIFO設計與實現(xiàn)
          
                                                            
                                        
            
                    	
          • 　　在現(xiàn)代IC設計中，特別是在模塊與外圍芯片的通信設計中，多時鐘域的情況不可避免。當數(shù)據(jù)從一個時鐘域傳遞到另一個域，并且目標時鐘域與源時鐘域不相關時，這些域中的動作是不相關的，從而消除了同步操作的可能性，并使系統(tǒng)重復地進入亞穩(wěn)定狀態(tài)[1]。在有大量的數(shù)據(jù)需要進行跨時鐘域傳輸且對數(shù)據(jù)傳輸速度要求比較高的場合，異步FIFO是一種簡單、快捷的解決方案。
　　異步FIFO用一種時鐘寫入數(shù)據(jù)，而用另外一種時鐘讀出數(shù)據(jù)。讀寫指針的變化動作由不同的時鐘產(chǎn)生。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據(jù)異步的指針
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          • 關鍵字：
                        FIFO  異步  Verilog HDL  IC  亞穩(wěn)態(tài)                          
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          HDL設計探究
          
                                                            
            
                    	
          • 一.可移植性編碼
1．只使用IEEE標準類型（VHDL）：（1）使用STD_LOGIC類型,而不是STD_ULOGIC類型；(2)設計中不要創(chuàng)建過多的的子類型；（3）不要使用BIT和BIT_VECTOR類型。
2．不使用立即數(shù)：在設計中，不要使用立即數(shù)（但作為例外，可使用0和1），推薦使用常量。使用常量有以下優(yōu)點：（1）常量對于一個設計具有更多的靈活性；（2）常量值只需要在一個地方修改；（3）編譯器可能只支持常量類型，不支持立即數(shù)。
3．對于VHDL程序，把常數(shù)和參數(shù)定義在由1個或多個文件組成的程序
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          • 關鍵字：
                        HDL 設計 可編程                          
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          一種基于FPGA的準單輸入調(diào)變序列生成器設計
          
                                                            
            
                    	
          • 　　1.引言
　　隨著集成電路復雜度越來越高，測試開銷在電路和系統(tǒng)總開銷中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內(nèi)建自測試或片外測試。內(nèi)建自測試把測試源和被測電路都集成在芯片的內(nèi)部，對于目前SOC級的芯片測試如果采用內(nèi)建自測試則付出的硬件面積開銷則是很大的，同時也增加了芯片設計的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構(gòu)的靈活性，利用FPGA來作為測試源實現(xiàn)片外測試就是一種非常有效的手段。
　　由于偽隨機模式測試只需要有限個數(shù)的輸入向量便
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          • 關鍵字：
                        嵌入式系統(tǒng)  單片機  FPGA  序列生成器  Verilog  HDL  MCU和嵌入式微處理器                          
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          Quellan——消除噪音，暢通網(wǎng)絡
          
                                                            
            
                    	
          • 手機正在邁向多功能，一步緊跟潮流的手機除了通話，還可能集成調(diào)頻收音、數(shù)碼相機、移動電視、GPS、藍牙、Wi-Fi甚至是WiMax。不同頻段的電磁波涌向幾寸見方的手機，信號的相互干擾導致信噪比下降，這已經(jīng)是困擾所有手機芯片廠商的難題。加長高敏感信號接收器之間的距離在空間有限的手機上效果并不理想。從事噪音消除技術（Noise Cancellation）的Quellan公司開發(fā)出了一種噪音消除技術Q:ACTIVE，在手機接收端天線和LNA之間放置一個模擬IC，專門產(chǎn)生與預想噪音相反的信號，以此達到消除
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          • 關鍵字：
                        Quellan  噪音  Q:ACTIVE  模擬技術  消除噪音                          
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          基于SOPC的視頻編解碼IP核的設計
          
                                                            
            
                    	
          • 摘  要：本論文介紹視頻編解碼IP核在SOPC中的設計，用Verliog HDL實現(xiàn)其各個功能子模塊，全部調(diào)試仿真通過合并成一個模塊，實現(xiàn)了視頻信號的采集，分配，存儲以及色度空間的轉(zhuǎn)換。整個模塊都通過仿真實現(xiàn)與驗證，很好的達到了系統(tǒng)的要求。關鍵字：SOPC；視頻編解碼；IP核；Verilog HDL  引言 基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統(tǒng)設
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          • 關鍵字：
                        嵌入式系統(tǒng)  單片機  SOPC  頻編解碼  SOPC  視頻編解碼  IP核  Verilog  HDL                          
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          基于Verilog HDL的FIR數(shù)字濾波器設計與仿真
          
                                                            
            
                    	
          • 引言：數(shù)字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件，它能滿足波器對幅度和相位特性的嚴格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。 
　　一、FIR數(shù)字濾波器 
　　FIR濾波器用當前和過去輸入樣值的加權(quán)和來形成它的輸出，如下所示的前饋差分方程所描述的。 

　　FIR濾波器又稱為移動均值濾波器，因為任何時間點的輸出均依賴于包含有最新的M個輸入樣值的一個窗。
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          • 關鍵字：
                        嵌入式系統(tǒng)  單片機  Verilog  HDL  FIR  數(shù)字濾波器  嵌入式                          
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          HDL編碼風格與編碼指南
          
                                                            
            
                    	
          • 第一部分：說明 
1.準則的重要程度分三個層次：
　　好的經(jīng)驗 -- 表明這條規(guī)則是一般情況下比較好的經(jīng)驗，在大多數(shù)的情況下要遵循,在特殊情況下可以突破這一規(guī)則。
　　推薦 -- 推薦這一規(guī)則，在遵循這一規(guī)則的條件下，一般不會出現(xiàn)問題；
　　強烈推薦 -- 表示嚴格規(guī)定，除非出現(xiàn)特別特殊的情況，否則要嚴格遵守?！?
2．斜體部分一般表明不按照規(guī)則執(zhí)行，會出現(xiàn)的問題和現(xiàn)象，或一些相關注釋?！?
3．版本及修訂工作　
　　姓名 徐欣，孫廣富
　　修訂 規(guī)范的最初發(fā)布
　　日期 2002-6-30
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          • 關鍵字：
                        HDL  編碼風格  編碼指南  嵌入式                          
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