active-hdl 文章進(jìn)入active-hdl技術(shù)社區(qū)

基于Verilog HDL的UART模塊設(shè)計(jì)與仿真

摘要：通用異步收發(fā)器UART常用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換，針對(duì)UART的特點(diǎn)，提出了一種基于Ver4log HDL的UART設(shè)計(jì)方法。采用自頂向下的設(shè)計(jì)路線，結(jié)合狀態(tài)機(jī)的描述形式，使用硬件描述語(yǔ)言設(shè)計(jì)UART的頂層模塊及各個(gè)子
關(guān)鍵字： Verilog UART HDL 模塊設(shè)計(jì)

基于FPGA和DDS的信號(hào)源設(shè)計(jì)

基于FPGA和DDS的信號(hào)源設(shè)計(jì),1 引言
直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時(shí)間短、頻率分辨率
關(guān)鍵字：設(shè)計(jì) 信號(hào)源 DDS FPGA 基于 FPGA，DDS，Verilog HDL

Altium加快其軟件更新步伐

　　Altium繼續(xù)在其下一代電子產(chǎn)品設(shè)計(jì)軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設(shè)計(jì)人員站在新科技和潮流的最前沿。　　Altium公司首席執(zhí)行官Nick Martin表示：“我們認(rèn)為，讓用戶等待每隔數(shù)年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當(dāng)前的需求。” 　　此次最重要的新特性是基于網(wǎng)絡(luò)的軟件許可證管理和訪問(wèn)選項(xiàng)。它使電子產(chǎn)品設(shè)計(jì)人員能夠有效地管理設(shè)計(jì)團(tuán)隊(duì)、工作量及項(xiàng)目。　　Altium Designer中的其他新特性包括針對(duì)板卡級(jí)設(shè)計(jì)人員的定制FP
關(guān)鍵字： Altium 電子產(chǎn)品設(shè)計(jì) FPGA HDL

基于Verilog HDL的DDS設(shè)計(jì)與仿真

直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速
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基于Verilog HDL數(shù)字電位器ADN2850的串口控制

摘要：數(shù)字電位器由于可調(diào)精度高，更穩(wěn)定，定位更準(zhǔn)確，操作更方便，數(shù)據(jù)可長(zhǎng)期保存和隨時(shí)刷新等優(yōu)點(diǎn)，在某些場(chǎng)合具有模擬電位器不可比擬的優(yōu)勢(shì)。論述對(duì)數(shù)字電位器ADN2850的一種方便的控制方法，通過(guò)計(jì)算機(jī)上的串口直
關(guān)鍵字：串口控制 ADN2850 數(shù)字電位器 Verilog HDL 基于

NI FlexRIO是否必須使用FPGA模塊

NILabVIEWFPGA模塊可以幫助您利用LabVIEW程序框圖對(duì)一個(gè)FPGA進(jìn)行編程。在其底層，該模塊采用代碼生成技術(shù)實(shí)...
關(guān)鍵字： NI LabVIEW FPGA HDL COTS

基于神經(jīng)網(wǎng)絡(luò)電機(jī) 速度控制器的SOPC系統(tǒng)

針對(duì)機(jī)器人伺服控制系統(tǒng)高速度、高精度的要求，介紹一種全數(shù)字化的基于神經(jīng)網(wǎng)絡(luò)控制的直流電機(jī)速度伺服控制系統(tǒng)的設(shè)計(jì)方案。速度控制器采用BP網(wǎng)絡(luò)參數(shù)辨識(shí)自適應(yīng)控制，并將其在FPGA進(jìn)行硬件實(shí)現(xiàn)；同時(shí)用Nios II軟核處理器作為上位機(jī)，構(gòu)成一個(gè)完整的速度伺服控制器的片上可編程系統(tǒng)(SOPC)。實(shí)驗(yàn)結(jié)果表明，該控制系統(tǒng)具有較高的控制精度、較好的穩(wěn)定性和靈活性。
關(guān)鍵字： SOPC 系統(tǒng) 控制器速度神經(jīng)網(wǎng)絡(luò) 電機(jī) 基于神經(jīng)網(wǎng)絡(luò) 伺服控制現(xiàn)場(chǎng)可編程門(mén)陣列 Verilog HDL

基于SystemC的系統(tǒng)級(jí)芯片設(shè)計(jì)方法研究

　　隨著集成電路制造技術(shù)的迅速發(fā)展,SOC設(shè)計(jì)已經(jīng)成為當(dāng)今集成電路設(shè)計(jì)的發(fā)展方向。SO C設(shè)計(jì)的復(fù)雜性對(duì)集成電路設(shè)計(jì)的各個(gè)層次,特別是對(duì)系統(tǒng)級(jí)芯片設(shè)計(jì)層次,帶來(lái)了新挑戰(zhàn)，原有的HDL難以滿足新的設(shè)計(jì)要求。　　硬件設(shè)計(jì)領(lǐng)域有2種主要的設(shè)計(jì)語(yǔ)言：VHDL和Verilog HDL。而兩種語(yǔ)言的標(biāo)準(zhǔn)不統(tǒng)一，導(dǎo)致軟硬件設(shè)計(jì)工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設(shè)計(jì)界一直在尋找一種能同時(shí)實(shí)現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言。Synopsys公司與Coware公司針對(duì)各方對(duì)系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言的
關(guān)鍵字： SOC SystemC 集成電路 VHDL Verilog HDL

基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

　　在現(xiàn)代IC設(shè)計(jì)中，特別是在模塊與外圍芯片的通信設(shè)計(jì)中，多時(shí)鐘域的情況不可避免。當(dāng)數(shù)據(jù)從一個(gè)時(shí)鐘域傳遞到另一個(gè)域，并且目標(biāo)時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí)，這些域中的動(dòng)作是不相關(guān)的，從而消除了同步操作的可能性，并使系統(tǒng)重復(fù)地進(jìn)入亞穩(wěn)定狀態(tài)[1]。在有大量的數(shù)據(jù)需要進(jìn)行跨時(shí)鐘域傳輸且對(duì)數(shù)據(jù)傳輸速度要求比較高的場(chǎng)合，異步FIFO是一種簡(jiǎn)單、快捷的解決方案。　　異步FIFO用一種時(shí)鐘寫(xiě)入數(shù)據(jù)，而用另外一種時(shí)鐘讀出數(shù)據(jù)。讀寫(xiě)指針的變化動(dòng)作由不同的時(shí)鐘產(chǎn)生。因此，對(duì)FIFO空或滿的判斷是跨時(shí)鐘域的。如何根據(jù)異步的指針
關(guān)鍵字： FIFO 異步 Verilog HDL IC 亞穩(wěn)態(tài)

HDL設(shè)計(jì)探究

一.可移植性編碼 1．只使用IEEE標(biāo)準(zhǔn)類型（VHDL）：（1）使用STD_LOGIC類型,而不是STD_ULOGIC類型；(2)設(shè)計(jì)中不要?jiǎng)?chuàng)建過(guò)多的的子類型；（3）不要使用BIT和BIT_VECTOR類型。 2．不使用立即數(shù)：在設(shè)計(jì)中，不要使用立即數(shù)（但作為例外，可使用0和1），推薦使用常量。使用常量有以下優(yōu)點(diǎn)：（1）常量對(duì)于一個(gè)設(shè)計(jì)具有更多的靈活性；（2）常量值只需要在一個(gè)地方修改；（3）編譯器可能只支持常量類型，不支持立即數(shù)。 3．對(duì)于VHDL程序，把常數(shù)和參數(shù)定義在由1個(gè)或多個(gè)文件組成的程序
關(guān)鍵字： HDL 設(shè)計(jì) 可編程

一種基于FPGA的準(zhǔn)單輸入調(diào)變序列生成器設(shè)計(jì)

　　1.引言　　隨著集成電路復(fù)雜度越來(lái)越高，測(cè)試開(kāi)銷在電路和系統(tǒng)總開(kāi)銷中所占的比例不斷上升，測(cè)試方法的研究顯得非常突出。目前在測(cè)試源的劃分上可以采用內(nèi)建自測(cè)試或片外測(cè)試。內(nèi)建自測(cè)試把測(cè)試源和被測(cè)電路都集成在芯片的內(nèi)部，對(duì)于目前SOC級(jí)的芯片測(cè)試如果采用內(nèi)建自測(cè)試則付出的硬件面積開(kāi)銷則是很大的，同時(shí)也增加了芯片設(shè)計(jì)的難度：因此片外測(cè)試便成為目前被普遍看好的方法。由于FPGA具有可重構(gòu)的靈活性，利用FPGA來(lái)作為測(cè)試源實(shí)現(xiàn)片外測(cè)試就是一種非常有效的手段。　　由于偽隨機(jī)模式測(cè)試只需要有限個(gè)數(shù)的輸入向量便
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器

Quellan——消除噪音，暢通網(wǎng)絡(luò)

手機(jī)正在邁向多功能，一步緊跟潮流的手機(jī)除了通話，還可能集成調(diào)頻收音、數(shù)碼相機(jī)、移動(dòng)電視、GPS、藍(lán)牙、Wi-Fi甚至是WiMax。不同頻段的電磁波涌向幾寸見(jiàn)方的手機(jī)，信號(hào)的相互干擾導(dǎo)致信噪比下降，這已經(jīng)是困擾所有手機(jī)芯片廠商的難題。加長(zhǎng)高敏感信號(hào)接收器之間的距離在空間有限的手機(jī)上效果并不理想。從事噪音消除技術(shù)（Noise Cancellation）的Quellan公司開(kāi)發(fā)出了一種噪音消除技術(shù)Q:ACTIVE，在手機(jī)接收端天線和LNA之間放置一個(gè)模擬IC，專門(mén)產(chǎn)生與預(yù)想噪音相反的信號(hào)，以此達(dá)到消除
關(guān)鍵字： Quellan 噪音 Q:ACTIVE 模擬技術(shù) 消除噪音

基于SOPC的視頻編解碼IP核的設(shè)計(jì)

摘要：本論文介紹視頻編解碼IP核在SOPC中的設(shè)計(jì)，用Verliog HDL實(shí)現(xiàn)其各個(gè)功能子模塊，全部調(diào)試仿真通過(guò)合并成一個(gè)模塊，實(shí)現(xiàn)了視頻信號(hào)的采集，分配，存儲(chǔ)以及色度空間的轉(zhuǎn)換。整個(gè)模塊都通過(guò)仿真實(shí)現(xiàn)與驗(yàn)證，很好的達(dá)到了系統(tǒng)的要求。關(guān)鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲(chǔ)器、I/O接口、DSP模塊以及鎖相環(huán)的系統(tǒng)設(shè)
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL

基于Verilog HDL的FIR數(shù)字濾波器設(shè)計(jì)與仿真

引言：數(shù)字濾波器是語(yǔ)音與圖像處理、模式識(shí)別、雷達(dá)信號(hào)處理、頻譜分析等應(yīng)用中的一種基本的處理部件，它能滿足波器對(duì)幅度和相位特性的嚴(yán)格要求，避免模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。有限沖激響應(yīng)(FIR)濾波器能在設(shè)計(jì)任意幅頻特性的同時(shí)保證嚴(yán)格的線性相位特性。　　一、FIR數(shù)字濾波器　　FIR濾波器用當(dāng)前和過(guò)去輸入樣值的加權(quán)和來(lái)形成它的輸出，如下所示的前饋差分方程所描述的。　　FIR濾波器又稱為移動(dòng)均值濾波器，因?yàn)槿魏螘r(shí)間點(diǎn)的輸出均依賴于包含有最新的M個(gè)輸入樣值的一個(gè)窗。
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) Verilog HDL FIR 數(shù)字濾波器嵌入式

HDL編碼風(fēng)格與編碼指南

第一部分：說(shuō)明 1.準(zhǔn)則的重要程度分三個(gè)層次：　　好的經(jīng)驗(yàn) -- 表明這條規(guī)則是一般情況下比較好的經(jīng)驗(yàn)，在大多數(shù)的情況下要遵循,在特殊情況下可以突破這一規(guī)則。　　推薦 -- 推薦這一規(guī)則，在遵循這一規(guī)則的條件下，一般不會(huì)出現(xiàn)問(wèn)題；　　強(qiáng)烈推薦 -- 表示嚴(yán)格規(guī)定，除非出現(xiàn)特別特殊的情況，否則要嚴(yán)格遵守?！? 2．斜體部分一般表明不按照規(guī)則執(zhí)行，會(huì)出現(xiàn)的問(wèn)題和現(xiàn)象，或一些相關(guān)注釋?！? 3．版本及修訂工作　　　姓名徐欣，孫廣富　　修訂規(guī)范的最初發(fā)布　　日期 2002-6-30
關(guān)鍵字： HDL 編碼風(fēng)格編碼指南嵌入式