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          Verilog HDL基礎(chǔ)教程之：實(shí)例5 交通燈控制器
          
                                                            
            
                    	
          • 實(shí)例的內(nèi)容及目標(biāo) 1.實(shí)例的主要訓(xùn)練內(nèi)容本實(shí)例通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。2.實(shí)例目標(biāo)通過(guò)本實(shí)例，讀者應(yīng)達(dá)到下面的目標(biāo)。掌握
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          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  實(shí)例                            
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          Verilog HDL基礎(chǔ)j教程之：程序基本結(jié)構(gòu)
          
                                                            
            
                    	
          •  Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog  HDL既是一種行為描述的語(yǔ)言，也是一種結(jié)構(gòu)描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可
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          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)  程序                            
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          Verilog HDL基礎(chǔ)教程之：實(shí)例4 PS/2接口控制
          
                                                            
            
                    	
          •  實(shí)例的內(nèi)容及目標(biāo)1.實(shí)例的主要內(nèi)容本實(shí)例通過(guò)Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開(kāi)發(fā)板上面實(shí)現(xiàn)對(duì)鍵盤(pán)、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤(pán)輸入的數(shù)據(jù)在LCD上面顯示出來(lái)，或者通過(guò)RS-232在PC機(jī)上的超級(jí)
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          • 關(guān)鍵字：
                        Verilog  HDL  PS  基礎(chǔ)教程                            
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          Verilog HDL基礎(chǔ)教程之：組合邏輯電路的實(shí)現(xiàn)
          
                                                            
            
                    	
          • 數(shù)字邏輯電路分為兩種，分別是組合邏輯與時(shí)序邏輯。(1)組合邏輯：輸出只是當(dāng)前輸入邏輯電平的函數(shù)(有延時(shí))，與電路的原始狀態(tài)無(wú)關(guān)的邏輯電路。也就是說(shuō)，當(dāng)輸入信號(hào)中的任何一個(gè)發(fā)生變化時(shí)，輸出都有可能會(huì)根據(jù)其變化
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          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  組合邏輯電路                            
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          Verilog HDL與C語(yǔ)言的區(qū)別與聯(lián)系詳解
          
                                                            
            
                    	
          • 數(shù)字電路設(shè)計(jì)工程師一般都學(xué)習(xí)過(guò)編程語(yǔ)言、數(shù)字邏輯基礎(chǔ)、各種EDA軟件工具的使用。就編程語(yǔ)言而言，國(guó)內(nèi)外大多數(shù)學(xué)校都以C語(yǔ)言為標(biāo)準(zhǔn)，只有少部分學(xué)校使用Pascal  和Fortran。算法的描述和驗(yàn)證常用C語(yǔ)言來(lái)做。例如要
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          • 關(guān)鍵字：
                        Verilog  HDL  C語(yǔ)言  詳解                            
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          Verilog HDL獨(dú)家程序設(shè)計(jì)經(jīng)驗(yàn)分享
          
                                                            
            
                    	
          • 對(duì)于Verilog HDL的初學(xué)者，經(jīng)常會(huì)對(duì)語(yǔ)法中的幾個(gè)容易混淆的地方產(chǎn)生困惑。下面列出幾個(gè)常見(jiàn)問(wèn)題和解決它們的小竅門(mén)。1.“=”和“=”的區(qū)分方法前面的內(nèi)容已經(jīng)從原理上解釋了阻塞(=)和非阻塞(=
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          • 關(guān)鍵字：
                        Verilog  HDL  家  程序設(shè)計(jì)                            
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          Verilog HDL基礎(chǔ)教程之：程序基本結(jié)構(gòu)
          
                                                            
            
                    	
          • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言，也是一種結(jié)構(gòu)描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可以
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          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  程序                            
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          玩轉(zhuǎn)FPGA必備基礎(chǔ)
          
                                                            
            
                    	
          • 通過(guò)論壇里如火如荼的FPGA DIY活動(dòng)就能看出來(lái)FPGA必然是現(xiàn)今的技術(shù)熱點(diǎn)之一。無(wú)論學(xué)生還是工程師都希望跨進(jìn)FPGA的大門(mén)。網(wǎng)絡(luò)上各種開(kāi)發(fā)板、培訓(xùn)班更是多如牛毛，仿佛在告訴你不懂FPGA你就OUT啦。那么我們要玩轉(zhuǎn)FPGA必須具備哪些基礎(chǔ)知識(shí)呢?下面我們慢慢道來(lái)。
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          • 關(guān)鍵字：
                        FPGA  HDL  Altera  Xilinx  DIY                          
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          U盤(pán)SoC的設(shè)計(jì)與實(shí)現(xiàn)
          
                                                            
                                        
            
                    	
          • 設(shè)計(jì)和實(shí)現(xiàn)了U盤(pán)SoC。本系統(tǒng)包括USB CORE和已驗(yàn)證過(guò)的CPU核、Nandflash、UDC_Control等模塊，模塊間通過(guò)總線(xiàn)進(jìn)行通信。其中USB CORE為本文設(shè)計(jì)的重點(diǎn)，用Verilog HDL語(yǔ)言實(shí)現(xiàn)，同時(shí)并為此設(shè)計(jì)搭建了功能完備的Modelsim仿真環(huán)境，進(jìn)行了仿真驗(yàn)證。
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          • 關(guān)鍵字：
                        U盤(pán)  片上系統(tǒng)  USB  Verilog HDL                          
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          電路設(shè)計(jì)模塊化與設(shè)計(jì)重利用
          
                                                            
            
                    	
          • 摘要：本文主要介紹了在Cadence Board Design System上實(shí)現(xiàn)電路設(shè)計(jì)模塊化與設(shè)計(jì)重利用的設(shè)計(jì)方法。
            關(guān)鍵詞：Cadence Concept—HDL；原理圖；子電路；模塊化；層次化

            隨著電路設(shè)計(jì)復(fù)雜程度的增加，設(shè)計(jì)
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          • 關(guān)鍵字：
                        Cadence Concept&mdash  HDL  原理圖  子電路  模塊化  層次化                          
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          市場(chǎng)嬗變 模擬IC廠商轉(zhuǎn)戰(zhàn)空白點(diǎn)
          
                                                            
            
                    	
          • 　　對(duì)于模擬IC玩家而言，如今在市場(chǎng)的“吆喝”只圍繞核心芯片之際，并且利潤(rùn)只集中在金字塔尖的廠商之中后，尋求新的增長(zhǎng)點(diǎn)以及轉(zhuǎn)型升級(jí)成為必然的選擇。正如(Active-Semi)技領(lǐng)半導(dǎo)體公司執(zhí)行副總裁王許成所言，IC業(yè)新的商業(yè)模式、新的芯片架構(gòu)很難再出現(xiàn)，單純的產(chǎn)品升級(jí)沒(méi)有太大出路。只是各家廠商都有自身的基因和利器，如何在固有優(yōu)勢(shì)之上進(jìn)一步將其“發(fā)揚(yáng)光大”，考驗(yàn)的是廠商持續(xù)的應(yīng)變力和創(chuàng)新力。
　　節(jié)能市場(chǎng)深具潛力
　　目前綠色節(jié)能應(yīng)用中均依賴(lài)于MCU來(lái)管
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          • 關(guān)鍵字：
                        Active-Semi  模擬IC  MCU                          
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          8位無(wú)符號(hào)數(shù)乘法運(yùn)算HDL設(shè)計(jì)實(shí)例
          
                                                            
            
                    	
          • 原理分析         加減乘除是運(yùn)算的基礎(chǔ)，也是我們?cè)谛W(xué)課堂里的重點(diǎn)必修課。乘除運(yùn)算雖然對(duì)于我們今天來(lái)說(shuō)還是小菜一碟，讓計(jì)算機(jī)做起來(lái)也是九牛一毛不足掛齒，但是要真探究一下計(jì)算機(jī)是如何完乘除運(yùn)算的，可還真有
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          • 關(guān)鍵字：
                        HDL  8位  符號(hào)  乘法運(yùn)算                            
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          Verilog HDL語(yǔ)言在FPGA/CPLD開(kāi)發(fā)中的應(yīng)用
          
                                                            
            
                    	
          • 1 引言近30年來(lái)，由于微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計(jì)自動(dòng)化)行業(yè)帶來(lái)了巨大的變化。特別是進(jìn)入20世紀(jì)90年代后，電子系統(tǒng)已經(jīng)從電路板級(jí)系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式?？梢哉f(shuō)
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          • 關(guān)鍵字：
                        Verilog  FPGA  CPLD  HDL                            
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          基于Verilog HDL語(yǔ)言的32X8 FIFO設(shè)計(jì)
          
                                                            
            
                    	
          • 摘要:介紹了FIFO的基本概念、設(shè)計(jì)方法和步驟,采用了一種新穎的讀、寫(xiě)地址寄存器和雙體存儲(chǔ)器的交替讀、寫(xiě)機(jī)制,實(shí)現(xiàn)了FIFO的基本功能,同時(shí)使本32X8 FIFO擁有可同時(shí)讀、寫(xiě)的能力,完全基于Verilog HDL語(yǔ)言實(shí)現(xiàn)了電路功能
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          • 關(guān)鍵字：
                        Verilog  32X8  FIFO  HDL                            
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          基于Verilog HDL語(yǔ)言的CAN總線(xiàn)控制器設(shè)計(jì)及驗(yàn)證
          
                                                            
            
                    	
          • 摘要：在此利用VerilogHDL設(shè)計(jì)了一款CAN總線(xiàn)控制器，首先根據(jù)協(xié)議把整個(gè)CAN總線(xiàn)控制器劃分為接口邏輯管理、寄...
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          • 關(guān)鍵字：
                        CAN總線(xiàn)  控制器  FPGA  Verilog  HDL                          
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	共106條
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