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cpld-jtag接口
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基于CPLD的片內(nèi)環(huán)形振蕩器的設(shè)計(jì)方案
- 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法,它基于環(huán)形振蕩器原理,只占用片上普通邏輯資源(LE),無(wú)需...
- 關(guān)鍵字: CPLD 環(huán)形振蕩器 SoC
基于CPLD的模數(shù)轉(zhuǎn)換組合研究
- 1引言
A/D轉(zhuǎn)換組合是雷達(dá)目標(biāo)諸元數(shù)據(jù)轉(zhuǎn)換、傳輸?shù)暮诵牟考?,一旦出現(xiàn)故障,目標(biāo)信號(hào)將無(wú)法傳送到信息處理中心進(jìn)行處理,從而導(dǎo)致雷達(dá)主要功能失效。某設(shè)備的A/D轉(zhuǎn)換設(shè)備結(jié)構(gòu)復(fù)雜,可靠性差,可維修性差,故障 - 關(guān)鍵字: CPLD 模數(shù)轉(zhuǎn)換 組合
基于比時(shí)法的晶振頻率測(cè)量建模與分析
- 0引言石英晶體振蕩器受制造工藝、器件老化以及外部溫度等因素影響,其實(shí)際頻率值與標(biāo)稱頻率值存在...
- 關(guān)鍵字: 晶振頻率測(cè)量 比時(shí)法 石英晶體振蕩器 CPLD
基于CPLD的片內(nèi)環(huán)形振蕩器的設(shè)計(jì)方案
- 基于CPLD的片內(nèi)環(huán)形振蕩器的設(shè)計(jì)方案,本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法,它基于環(huán)形振蕩器原理,只占用片上普通邏輯資源(LE),無(wú)需使用專用邏輯資源(如MaxII中的UFM),從而提高了芯片的資源利用率;振蕩頻率可在一定范圍內(nèi)調(diào)整,振蕩輸出
- 關(guān)鍵字: 設(shè)計(jì) 方案 振蕩器 內(nèi)環(huán) CPLD 基于
FPGA/CPLD設(shè)計(jì)思想與技巧
- FPGA/CPLD設(shè)計(jì)思想與技巧, 本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧:乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化,都是FPGA/CPLD邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn),合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作中取得事半功倍的效果?!?/li>
- 關(guān)鍵字: 技巧 設(shè)計(jì)思想 FPGA/CPLD
基于MAX7000系列CPLD的數(shù)據(jù)采集系統(tǒng)
- CPLD是復(fù)雜的PLD,專指那些集成規(guī)模大于1000門(mén)以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路...
- 關(guān)鍵字: CPLD MAX7000 數(shù)據(jù)采集 FPGA
基于CPLD技術(shù)的槍械電磁扳機(jī)控制儀設(shè)計(jì)
- 針對(duì)目前靶場(chǎng)測(cè)試領(lǐng)域尤其是外彈道測(cè)試通常采用人工擊發(fā)槍械的方式,存在安全性差、無(wú)法精確控制等問(wèn)題,設(shè)計(jì)一種基于CPLD技術(shù)的槍械電磁扳機(jī)控制儀。采用步進(jìn)電機(jī)作為執(zhí)行單元,CPLD作為主控制器實(shí)現(xiàn)邏輯控制、通信功能。設(shè)計(jì)中著重考慮了電磁兼容及安全性,通過(guò)機(jī)械及電氣兩部分聯(lián)鎖確??刂苾x無(wú)誤觸發(fā)。通過(guò)靶場(chǎng)試驗(yàn),該控制儀能夠適應(yīng)靶場(chǎng)電磁環(huán)境,而且對(duì)其他儀器無(wú)干擾,其通信功能還可實(shí)現(xiàn)整體測(cè)試系統(tǒng)的同步性、自動(dòng)化、網(wǎng)絡(luò)化及遠(yuǎn)程控制。
- 關(guān)鍵字: CPLD 槍械 電磁 控制儀
cpld-jtag接口介紹
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