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cpld-pci接口文章進(jìn)入cpld-pci接口技術(shù)社區(qū)

verilog中阻塞賦值和非阻塞復(fù)制的理解

阻塞和非阻塞語(yǔ)句作為verilogHDL語(yǔ)言的最大難點(diǎn)之一，一直困擾著FPGA設(shè)計(jì)者，即使是一個(gè)頗富經(jīng)驗(yàn)的設(shè)計(jì)工程師，...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

選擇VHDL或者verilog HDL還是System Verilog？

硬件描述語(yǔ)言HDL（HardwareDescribeLanguage）HDL概述隨著EDA技術(shù)的發(fā)展，使用硬件語(yǔ)言設(shè)計(jì)PLD/FPGA成為一...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

系統(tǒng)級(jí)芯片設(shè)計(jì)語(yǔ)言和驗(yàn)證語(yǔ)言的發(fā)展

作者：韓俊剛時(shí)間：2006-02-1117:08:15來(lái)自：西安郵電學(xué)院ASIC設(shè)計(jì)中心簡(jiǎn)介：由于微電子技術(shù)的迅速發(fā)...
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FPGA設(shè)計(jì)中關(guān)鍵問(wèn)題的研究

隨著FPGA(FieldProgrammableGateArray)容量、功能以及可靠性的提高，其在現(xiàn)代數(shù)字通信系統(tǒng)中的應(yīng)用日漸廣...
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讓Verilog仿真狀態(tài)機(jī)時(shí)可以顯示狀態(tài)名

Situation:我們平時(shí)使用Verilog進(jìn)行狀態(tài)機(jī)編碼時(shí)，通常使用parameter對(duì)狀態(tài)名進(jìn)行定義，這樣寫(xiě)Case語(yǔ)句的時(shí)候...
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基于Nios的DDS高精度信號(hào)源實(shí)現(xiàn)

摘要：直接數(shù)字頻率合成器DDS具有極高的分辨率、頻率轉(zhuǎn)換速度快、相位噪聲低等優(yōu)點(diǎn)。以ALTERA公司的CPU軟核Ni...
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FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享

這個(gè)帖子主要和大家介紹一些我們?cè)贔PGA硬件系統(tǒng)設(shè)計(jì)過(guò)程中遇到的問(wèn)題和解決的方法。也歡迎大家一起參與討論...
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FPGA基礎(chǔ)入門(mén)

IP（IntellectualProperty）就是常說(shuō)的知識(shí)產(chǎn)權(quán)。美國(guó)Dataquest咨詢(xún)公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC、AS...
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基于DSP實(shí)現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計(jì)

基于DSP實(shí)現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計(jì), 摘要：本文主要介紹了基于DSP實(shí)現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計(jì)。該設(shè)計(jì)可以做到輸入電流正弦、單位功率因數(shù)、直流母線(xiàn)電壓輸出穩(wěn)定，具有良好的動(dòng)態(tài)性能并可實(shí)現(xiàn)能量的雙向流動(dòng)（即四象限運(yùn)行），最終給出實(shí)驗(yàn)波形，
關(guān)鍵字： DSP 控制器模擬信號(hào)采集 CPLD

基于CPLD和AD9857的數(shù)字化多模式調(diào)制單元設(shè)計(jì)

摘要：介紹了一種跟蹤雷達(dá)數(shù)字化多模式調(diào)制單元的設(shè)計(jì)方案，給出了使用CPLD和DDS芯片AD9857 (數(shù)字正交上變頻器) 來(lái)生成調(diào)制信號(hào)的實(shí)現(xiàn)方法，同時(shí)以脈內(nèi)相位編碼信號(hào)和非線(xiàn)性調(diào)頻信號(hào)為例，給出了其軟件實(shí)現(xiàn)方法，
關(guān)鍵字： CPLD 9857 AD 數(shù)字化

面向超低功耗設(shè)計(jì)的微控制器功效優(yōu)化方案

不論是消費(fèi)、工業(yè)還是醫(yī)療應(yīng)用，功耗優(yōu)化一般都是通過(guò)縮短有效處理時(shí)間以及延長(zhǎng)處理器睡眠模式時(shí)間來(lái)實(shí)現(xiàn)的。...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)設(shè)計(jì)

0引言近年來(lái)，隨著信息技術(shù)的發(fā)展，網(wǎng)絡(luò)化日加普遍，以太網(wǎng)被廣泛應(yīng)用到各個(gè)領(lǐng)域。例如在數(shù)據(jù)采集領(lǐng)域，一些小型...
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基于PCI接口芯片外擴(kuò)FIFO的FPGA實(shí)現(xiàn)

作者：張志安陳荷娟0.引言目前，計(jì)算機(jī)上的系統(tǒng)總線(xiàn)常見(jiàn)的有ISA總線(xiàn)、PCI總線(xiàn)以及VXI總線(xiàn)等。在實(shí)際應(yīng)...
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基于FPGA的MIII總線(xiàn)與RS422通信協(xié)議轉(zhuǎn)換板的設(shè)計(jì)

引言機(jī)載數(shù)據(jù)總線(xiàn)在飛機(jī)上的地位非常重要。機(jī)載總線(xiàn)轉(zhuǎn)換板則是為計(jì)算機(jī)與機(jī)載設(shè)備之間的連接提供的硬件基...
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FPGA設(shè)計(jì)工具淺談

作為一個(gè)負(fù)責(zé)FPGA企業(yè)市場(chǎng)營(yíng)銷(xiāo)團(tuán)隊(duì)工作的人，我不得不說(shuō)，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)...
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cpld-pci接口介紹

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cpld-pci接口電路

利用CPLD實(shí)現(xiàn)多路數(shù)據(jù)采集
CPLD單穩(wěn)態(tài)電子電路設(shè)計(jì)詳解
采用CPLD電器定時(shí)開(kāi)關(guān)控制系統(tǒng)電路
單片機(jī)驅(qū)動(dòng)CPLD的PWM正弦信號(hào)發(fā)生器設(shè)計(jì)

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CPLD VHDL 如何在一個(gè)時(shí)鐘周期的低電平期間產(chǎn)生多個(gè)脈沖？
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基于DSP+CPLD的斷路器智能控制單元設(shè)計(jì)

cpld-pci接口資料下載

Altera FPGA_CPLD設(shè)計(jì)（實(shí)例源代碼）
Altera FPGA CPLD學(xué)習(xí)筆記
CPLD/FPGA的基本知識(shí)
PLDFPGA 結(jié)構(gòu)與原理初步.pdf
CPLD技術(shù)及其應(yīng)用.pdf
CPLD／FPGA高級(jí)應(yīng)用開(kāi)發(fā)指南-283頁(yè)-10.6M.rar.
Altera-FPGA／CPLD設(shè)計(jì)-基礎(chǔ)篇-332頁(yè)-24.5M.rar
這里有電子高手的FPGA/CPLD經(jīng)驗(yàn)，快來(lái)拿~

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