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cpld-pci接口文章進(jìn)入cpld-pci接口技術(shù)社區(qū)

Altera發(fā)售新的MAX V CPLD系列

　　擴(kuò)展其最受歡迎的CPLD產(chǎn)品的供應(yīng)，Altera公司今天宣布推出MAX? V器件系列。與競(jìng)爭(zhēng)CPLD相比，MAX V系列總功耗降低了一半，同時(shí)保持了最初MAX系列獨(dú)特的瞬時(shí)接通、單芯片和非易失特性。　　新的MAX V CPLD密度范圍在40到2,210個(gè)邏輯單元(LE)之間，具有低功耗和高性能特性，非常適合各類(lèi)市場(chǎng)領(lǐng)域中的通用和便攜式設(shè)計(jì)，包括，固網(wǎng)、無(wú)線、消費(fèi)類(lèi)、計(jì)算機(jī)/存儲(chǔ)、汽車(chē)電子和廣播等。
關(guān)鍵字： Altera CPLD

基于ARM和μC／OS-Ⅱ的在線磷酸根離子監(jiān)測(cè)儀設(shè)計(jì)

基于ARM和μC／OS-Ⅱ的在線磷酸根離子監(jiān)測(cè)儀設(shè)計(jì),摘要：基于火電廠磷酸根離子在線測(cè)量的精度和穩(wěn)定性需要，該磷酸根離子監(jiān)測(cè)儀是依據(jù)磷釩鉬黃分光光度法原理，采用高性能的ARM微控制器和穩(wěn)定可靠的mu;C／OS-Ⅱ操作系統(tǒng)來(lái)完成在線式磷酸根離子檢測(cè)儀管理控制系統(tǒng)的要
關(guān)鍵字： ARM AC-DC 電源 USB CPLD 放大器

基于DSP芯片和CPLD的剎車(chē)控制系統(tǒng)設(shè)計(jì)

本文在硬件電路設(shè)計(jì)上采用DSP 芯片和外圍電路構(gòu)成速度捕獲電路,電機(jī)驅(qū)動(dòng)控制器采用微控制芯片和外圍電路構(gòu)成了電流采樣、過(guò)流保護(hù)、壓力調(diào)節(jié)等電路,利用CPLD實(shí)現(xiàn)無(wú)刷直流電機(jī)的轉(zhuǎn)子位置信號(hào)的邏輯換相。在軟件設(shè)計(jì)上
關(guān)鍵字： CPLD DSP 芯片剎車(chē)

用CPLD實(shí)現(xiàn)嵌入式平臺(tái)上的實(shí)時(shí)圖像增強(qiáng)

用CPLD實(shí)現(xiàn)嵌入式平臺(tái)上的實(shí)時(shí)圖像增強(qiáng), 提出了在嵌入式平臺(tái)上用CPLD實(shí)現(xiàn)實(shí)時(shí)圖像增強(qiáng)算法的解決方案,并加以實(shí)現(xiàn)#65377;重點(diǎn)討論了經(jīng)過(guò)改進(jìn)的圖像增強(qiáng)算法以及使用CPLD實(shí)現(xiàn)的具體方法,介紹了所采用的嵌入式平臺(tái)的總體結(jié)構(gòu)#65377;

通常,在擁有DSP或
關(guān)鍵字： DSP CPLD FPGA

基于CPLD的片內(nèi)環(huán)形振蕩器的設(shè)計(jì)方案

本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無(wú)需...
關(guān)鍵字： CPLD 環(huán)形振蕩器 SoC

CPLD在基于PCI總線的功率模塊設(shè)計(jì)中的應(yīng)用

　1 引言　　在機(jī)電一體化控制系統(tǒng)中，直流電機(jī)常用于控制系統(tǒng)的執(zhí)行器，是電機(jī)控制的重要部分，能按照處理器指令驅(qū)動(dòng)電機(jī)運(yùn)轉(zhuǎn)實(shí)現(xiàn)電機(jī)控制。目前直流電機(jī)PWM(pulse width modulation，脈寬調(diào)制)驅(qū)動(dòng)控制方式應(yīng)用最為
關(guān)鍵字： CPLD PCI 總線功率模塊

基于CPLD的模數(shù)轉(zhuǎn)換組合研究

1引言　　

A/D轉(zhuǎn)換組合是雷達(dá)目標(biāo)諸元數(shù)據(jù)轉(zhuǎn)換、傳輸?shù)暮诵牟考坏┏霈F(xiàn)故障，目標(biāo)信號(hào)將無(wú)法傳送到信息處理中心進(jìn)行處理，從而導(dǎo)致雷達(dá)主要功能失效。某設(shè)備的A/D轉(zhuǎn)換設(shè)備結(jié)構(gòu)復(fù)雜，可靠性差，可維修性差，故障
關(guān)鍵字： CPLD 模數(shù)轉(zhuǎn)換組合

基于CPLD的DSP人機(jī)接口模塊設(shè)計(jì)

基于CPLD的DSP人機(jī)接口模塊設(shè)計(jì),　　CPLD(Complex programmable Logic Device，復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來(lái)的，具有多種工作方式和高集成、高速、高可靠性等明顯的特點(diǎn)?！　≡诔咚兕I(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣泛的應(yīng)用，
關(guān)鍵字：模塊設(shè)計(jì) 接口人機(jī) CPLD DSP 基于

基于比時(shí)法的晶振頻率測(cè)量建模與分析

0引言石英晶體振蕩器受制造工藝、器件老化以及外部溫度等因素影響，其實(shí)際頻率值與標(biāo)稱(chēng)頻率值存在...
關(guān)鍵字：晶振頻率測(cè)量比時(shí)法石英晶體振蕩器 CPLD

采用CPLD的MAX1032采樣控制的實(shí)現(xiàn)方法

采用CPLD的MAX1032采樣控制的實(shí)現(xiàn)方法,0 引言
本文主要介紹MAX1032采樣芯片以及使用CPLD對(duì)MAX1032采樣進(jìn)行控制的方法。事實(shí)上，雖然微控制器也能對(duì)MAX1032進(jìn)行方便的控制，但使用CPLD來(lái)控制系統(tǒng)外圍設(shè)備，可以節(jié)省微控制器的資源，減輕其負(fù)擔(dān)，同時(shí)可
關(guān)鍵字：實(shí)現(xiàn) 方法控制采樣 CPLD MAX1032 采用

基于MAX II系列CPLD 的LCD控制器設(shè)計(jì)

關(guān)鍵字： CPLD LCD 控制器用戶(hù)閃存

基于CPLD的片內(nèi)環(huán)形振蕩器的設(shè)計(jì)方案

基于CPLD的片內(nèi)環(huán)形振蕩器的設(shè)計(jì)方案,本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無(wú)需使用專(zhuān)用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率；振蕩頻率可在一定范圍內(nèi)調(diào)整，振蕩輸出
關(guān)鍵字：設(shè)計(jì) 方案振蕩器內(nèi)環(huán) CPLD 基于

基于可編程芯片的軟件無(wú)線電試驗(yàn)平臺(tái)的設(shè)計(jì)

摘要：介紹了軟件無(wú)線電的思想和結(jié)構(gòu)，提出了一種實(shí)現(xiàn)軟件無(wú)線電試驗(yàn)平臺(tái)的設(shè)計(jì)方案，隨后對(duì)各個(gè)模塊進(jìn)行了分析。整個(gè)試驗(yàn)平臺(tái)可以根據(jù)用戶(hù)的需求產(chǎn)生各種調(diào)制制式的中頻信號(hào)；也可以接收各種中頻信號(hào)，并變頻成基
關(guān)鍵字： CPLD 無(wú)線

基于MAX II CPLD 的LCD控制器設(shè)計(jì)

摘要：采用MAX II系列CPLD器件來(lái)實(shí)現(xiàn)LCD控制器。由于MAX II CPLD是唯一具有用戶(hù)閃存(UFM)的CPLD，因此用一片CPLD 芯片就可完成LCD全部的時(shí)序控制、顯示控制等功能,這樣無(wú)需再加入其它的接口器件，使微處理器和LCD顯示
關(guān)鍵字： CPLD LCD

MAX1032結(jié)合CPLD的應(yīng)用

介紹了14位ADC采樣芯片MAX1032的特性及工作原理，結(jié)合CPLD，給出MAX1032使用外部時(shí)鐘模式由CPLD控制采樣和存儲(chǔ)結(jié)果應(yīng)用方案及CPLD的邏輯設(shè)計(jì)方法。本方案適用于工業(yè)控制，自動(dòng)測(cè)試，數(shù)據(jù)采集等領(lǐng)域。文中同時(shí)給出了使用Verilog編寫(xiě)的CPLD代碼及主要原理圖。
關(guān)鍵字： 1032 CPLD MAX

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cpld-pci接口介紹

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cpld-pci接口電路

利用CPLD實(shí)現(xiàn)多路數(shù)據(jù)采集
CPLD單穩(wěn)態(tài)電子電路設(shè)計(jì)詳解
采用CPLD電器定時(shí)開(kāi)關(guān)控制系統(tǒng)電路
單片機(jī)驅(qū)動(dòng)CPLD的PWM正弦信號(hào)發(fā)生器設(shè)計(jì)

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基于DSP+CPLD的斷路器智能控制單元設(shè)計(jì)

cpld-pci接口資料下載

Altera FPGA_CPLD設(shè)計(jì)（實(shí)例源代碼）
Altera FPGA CPLD學(xué)習(xí)筆記
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PLDFPGA 結(jié)構(gòu)與原理初步.pdf
CPLD技術(shù)及其應(yīng)用.pdf
CPLD／FPGA高級(jí)應(yīng)用開(kāi)發(fā)指南-283頁(yè)-10.6M.rar.
Altera-FPGA／CPLD設(shè)計(jì)-基礎(chǔ)篇-332頁(yè)-24.5M.rar
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