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DDR的前世與今生（二）
- SDRAM與DDR SDRAM SDRAM是比較久遠(yuǎn)的事情了，但我們一說到它肯定不會和 DDR混淆，我們通常理解的SDRAM其實(shí)是SDR SDRAM,為SDRAM的第一代，而DDR1則為第二代，乃至到我們現(xiàn)在使用的DDR4，其實(shí)為第五代SDRAM，在此需要澄清一下。以示區(qū)別，后續(xù)文 章里面用SDR來特指SDR SDRAM，而DDR就特指DDR SDRAM了。 就像很多人回復(fù)的一樣，他們的本質(zhì)區(qū)別就是周期操作方 式(也稱時鐘采樣)的差異，這就導(dǎo)致后面設(shè)計(jì)上很大的不同。SDR都是“
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SDRAM連接電路設(shè)計(jì)詳解
- 介紹SDRAM電路設(shè)計(jì)之前先了解下SDRAM的尋址原理。SDRAM內(nèi)部是一個存儲陣列，可以把它想象成一個表格，和表格的檢索原理一樣，先指定行，再指定列，
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DDR的前世與今生（一）
- DDR SDRAM全稱為Double Data Rate SDRAM，中文名為“雙倍數(shù)據(jù)率SDRAM”。DDR是在原有的SDRAM的基礎(chǔ)上改進(jìn)而來，嚴(yán)格的說DDR應(yīng)該叫DDR SDRAM，人們習(xí)慣稱為DDR。 說到這里，很多人可能會問SDRAM、DRAM、SRAM或者RAM、ROM到底是什么鬼，怎么區(qū)別的?小編還是來簡單普及下關(guān)于存儲的基礎(chǔ)知識吧。 ROM 和RAM指的都是半導(dǎo)體存儲器，ROM是只讀存儲器(Read-Only Memory)的簡稱，是一種只能讀出事先
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Xilinx MIG IP核的研究及大容量數(shù)據(jù)緩沖區(qū)的實(shí)現(xiàn)
- 為了使DDR3 SDRAM更方便、多樣地用于工程開發(fā)中，本文對XILINX公司DDR3 SDRAM提供的MIG核進(jìn)行了分析研究，并在此基礎(chǔ)上實(shí)現(xiàn)了大容量數(shù)據(jù)緩沖區(qū)的邏輯設(shè)計(jì)。通過對系統(tǒng)中各模塊的作用及相互間關(guān)系的研究，發(fā)現(xiàn)該控制器256位接口對工程開發(fā)十分不便，通過創(chuàng)建FIFO控制系統(tǒng)和讀寫接口FIFO的方式，將接口轉(zhuǎn)換為64位。該方案對控制核重新構(gòu)建并上板測試，均符合高速數(shù)據(jù)傳輸緩存的要求，使DDR3成為一個大容量且可控的高速FIFO。
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大話存儲器——存儲器無處不在
- 特權(quán)同學(xué)對存儲器的認(rèn)識也許還很膚淺，但是不要緊，學(xué)習(xí)靠積累，靠總結(jié)。希望在大話存儲器的一些文章里總結(jié)歸納一些和存儲器相關(guān)的知識，也希望能夠理出一條清晰的思路，讓大家也讓我自己對存儲器有更深入的認(rèn)識何了解。 提到存儲器相信沒有人會陌生，也許你的第一反應(yīng)會是PC機(jī)的內(nèi)存條、硬盤，如果你是個電子行業(yè)的學(xué)生或者從業(yè)者，你也許還會想到FLASH、SRAM、SDRAM、EEPROM等等。的確，信息時代的存儲器可謂無處不在，也正是因?yàn)橛辛舜鎯ζ?，才讓?jì)算機(jī)(特權(quán)同學(xué)認(rèn)為這個計(jì)算機(jī)的概念不僅僅是電腦，嵌入式的任
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零基礎(chǔ)學(xué)FPGA （二十五）必會！ 從靜態(tài)時序分析到SDRAM時序收斂（下篇）
- 七、SDRAM工作時鐘相位偏移計(jì)算 從上篇文章中我們知道，我們的數(shù)據(jù)是要經(jīng)過一定的延時才會到達(dá)目標(biāo)器件的，這個延時也就是相對于源寄存器的時鐘發(fā)射沿的時間延時，數(shù)據(jù)在源寄存器時鐘的上升沿到來時輸出，經(jīng)過FPGA的走線，PCB走線等，到達(dá)目標(biāo)寄存器的數(shù)據(jù)端口時會有一定的延時，而這個數(shù)據(jù)要想被目標(biāo)器件的目的寄存器鎖存，那么，目的寄存器的鎖存時鐘應(yīng)該盡量在數(shù)據(jù)的有效窗口內(nèi)才能確保數(shù)據(jù)被捕獲成功。所謂數(shù)據(jù)的有效窗口，就是數(shù)據(jù)在兩次變化之間的中間部分，也是數(shù)據(jù)最穩(wěn)定的部分。 所以，要想將數(shù)據(jù)正確捕獲，
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零基礎(chǔ)學(xué)FPGA （二十四）必會！ 從靜態(tài)時序分析到SDRAM時序收斂（上篇）
- 下面我們進(jìn)入正題，今天我們講時序 一、從靜態(tài)時序分析說起 我理解的靜態(tài)時序分析，就是我們在不加激勵的情況下，通過對電路進(jìn)行時序的延遲計(jì)算，預(yù)計(jì)電路的工作流程，對電路提出我們需要的一些約束條件，比如我們需要從A寄存器到B寄存器的延遲不能大于10ns，如果我們不添加時序約束，綜合工具可能會有好幾條路徑，按照它自己的要求來布局布線，那么從A寄存器到B寄存器的時間就有可能是20ns或者15ns之類的路徑，而我們需要的是不能大于10ns，因此，我們需要添加時序約束，再根據(jù)特定的時序模型，使我們的系統(tǒng)
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零基礎(chǔ)學(xué)FPGA （二十三） SDR SDRAM（架構(gòu)篇）
- 今天我們來講的是SDRAM的架構(gòu)以及設(shè)計(jì)，這也是小墨第一次接觸架構(gòu)，也談不上給大家講，就是把我理解的當(dāng)做一個筆記分享給大家，有什么錯誤也請積極指正，畢竟我也是沒有老師教，也是自己摸索的，難免有些不合理的地方。 一、SDRAM 工作部分 1、上電初始化 我們先來看第一部分，上電初始化。上電初始化我們知道，上電之后我們需要等待200us的穩(wěn)定期，這段時間我們可以用一個定時器來計(jì)數(shù)，這沒什么問題，然后進(jìn)入的是預(yù)充電部分，這個時候，預(yù)充電的時候，sdram_cmd
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零基礎(chǔ)學(xué)FPGA （二十二） SDR SDRAM（理論篇）
- 其實(shí)說實(shí)話這一個月來也沒怎么看新知識，大體梳理了一下以前學(xué)過的知識，回顧了一下SOPC的學(xué)習(xí)。對于SOPC的學(xué)習(xí)我打算暫時先放一放，因?yàn)榍懊孢€有一個要寫的沒有完成，也是一直以來無法寫起的一個題目，就是今天我們要寫的SDRAM的操作。等寫完這個，我們再回到SOPC，帶領(lǐng)大家調(diào)USB2.0! 由于SDRAM本身就是一個比較復(fù)雜的東西，之前小墨在學(xué)這方面東西的時候感覺很是吃力，于是那時候便暫時放下了，知道年后這段時間，小墨又重新拾起這個知識點(diǎn)，想要一口氣把它調(diào)通了，再往下看其他的東西。學(xué)SDRAM，理
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信號在PCB走線中傳輸時延
- 信號在媒質(zhì)中傳播時，其傳播速度受信號載體以及周圍媒質(zhì)屬性決定。在PCB(印刷電路板)中信號的傳輸速度就與板材DK(介電常數(shù))，信號模式，信號線與信號線間耦合以及繞線方式等有關(guān)。隨著PCB走線信號速率越來越高，對時序要求較高的源同步信號的時序裕量越來越少，因此在PCB設(shè)計(jì)階段準(zhǔn)確知道PCB走線對信號時延的影響變的尤為重要。本文基于仿真分析DK，串?dāng)_，過孔，蛇形繞線等因素對信號時延的影響。 1.引言 信號要能正常工作都必須滿足一定的時序要求，隨著信號速率升高，數(shù)字信號的發(fā)展經(jīng)歷了從共同步時鐘到
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