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          基于PLL的時鐘恢復(fù)設(shè)計(jì)方案

          • 不管是放到測試設(shè)置中,還是作為被測設(shè)備的一部分,時鐘恢復(fù)都在進(jìn)行準(zhǔn)確的測試測量時發(fā)揮著重要作用。由于大多數(shù)千兆位通信系統(tǒng)都是同步系統(tǒng),因此系統(tǒng)內(nèi)部的數(shù)據(jù)都使用公共時鐘定時。不管是沿著幾英寸的電路板傳送
          • 關(guān)鍵字: PLL  時鐘恢復(fù)  設(shè)計(jì)方案    

          良好電源設(shè)計(jì)有利于提升鎖相環(huán)性能

          • 摘要:鎖相環(huán)是現(xiàn)代通信系統(tǒng)的基本構(gòu)建模塊,而電源噪聲越來越影響鎖相環(huán)性能。本文通過列舉多種電源管理電路設(shè)計(jì)的新方法,解析不同的設(shè)計(jì)對鎖相環(huán)性能產(chǎn)生的影響。
          • 關(guān)鍵字: VCO  PLL  201209  

          基于FPGA的DDS基本信號發(fā)生器的設(shè)計(jì)

          • 摘要:本設(shè)計(jì)基于DDS原理和FPGA技術(shù)按照順序存儲方式,將對正弦波、方波、三角波、鋸齒波四種波形的取樣數(shù)據(jù)依次全部存儲在ROM波形表里,通過外接設(shè)備撥扭開關(guān)和鍵盤控制所需波形信號的輸出,最終將波形信息顯示在LC
          • 關(guān)鍵字: FPGA  DDS  信號發(fā)生器    

          基于DDS+PLL技術(shù)的高頻時鐘發(fā)生器

          • 1引言高性能合成頻率廣泛應(yīng)用在現(xiàn)代通信、雷達(dá)和電子測量等技術(shù)領(lǐng)域中。頻率合成方法主要有3種...
          • 關(guān)鍵字: DDS  PLL技術(shù)  高頻時鐘  

          先進(jìn)的DDS技術(shù)讓任意波形發(fā)生器實(shí)現(xiàn)“繪畫”功能

          • 1971年3月,美國學(xué)者J.Tierncy,C.M.Rader和B.Gold最先提出直接數(shù)字合成技術(shù)(DirectDigitalSynthesis),簡稱D...
          • 關(guān)鍵字: DDS  任意波形發(fā)生器  頻率合成  

          簡述DDS原理及其基于FPGA的實(shí)現(xiàn)

          • DDS同 DSP(數(shù)字信號處理)一樣,是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器(Direct Digital Synthesizer)的英文縮寫。與傳統(tǒng)的頻率合成器相比,DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點(diǎn),廣
          • 關(guān)鍵字: FPGA  DDS  原理    

          頻譜分析儀的一些特別的用法總結(jié)

          一種X波段頻率合成器的設(shè)計(jì)方案

          • 在非相參雷達(dá)測試系統(tǒng)中,頻率合成技術(shù)是其中的關(guān)鍵技術(shù)之一,它要求在一個很寬的頻率范圍內(nèi)以快捷的速度,提供大...
          • 關(guān)鍵字: PLL  低相位噪聲  環(huán)路濾波器  

          經(jīng)改造的DDS功能用作波特率發(fā)生器

          • 一般情況下,可以用一個現(xiàn)有的振蕩器,為一個UART產(chǎn)生一個波特率時鐘。振蕩器頻率必須作分頻,而分頻會帶來波...
          • 關(guān)鍵字: DDS  波特率發(fā)生器  示波器  

          PLL時鐘發(fā)生器XC25BS7簡介

          • XC25BS7系列是內(nèi)置分頻,倍頻電路,在整個頻率范圍內(nèi)保持低消耗電流,具有超小型封裝的PLL時鐘發(fā)生器IC。輸...
          • 關(guān)鍵字: PLL  時鐘發(fā)生器  XC25BS7  

          基于DDS的高速定時同步方法

          • 摘要:定時同步是高速數(shù)據(jù)傳輸?shù)年P(guān)鍵技術(shù)也是難點(diǎn)問題。在對鎖相環(huán)數(shù)字化設(shè)計(jì)、DDS原理結(jié)構(gòu)和參數(shù)設(shè)計(jì)進(jìn)行研究的基礎(chǔ)上,提出了一種基于DDS的高速定時同步方法,對該定時同步方法的原理結(jié)構(gòu)框圖進(jìn)行了詳細(xì)的論述,對
          • 關(guān)鍵字: 同步  方法  定時  高速  DDS  基于  

          采用CSMC工藝的零延時緩沖器的PLL設(shè)計(jì)

          • 1 引言  本文在傳統(tǒng)鎖相環(huán)結(jié)構(gòu)的基礎(chǔ)上進(jìn)行改進(jìn),設(shè)計(jì)了一款用于多路輸出時鐘緩沖器中的鎖相環(huán),其主 要結(jié)構(gòu)包括分頻器、鑒頻鑒相器(PFD)、電荷泵、環(huán)路濾波器和壓控振蕩器(VCO)。在鑒相器前采用預(yù) 分頻結(jié)構(gòu)減小時
          • 關(guān)鍵字: CSMC  PLL  工藝  零延時    

          ADI推出業(yè)界性能最高的PLL頻率合成器

          •   新款A(yù)DF4159上的鑒頻鑒相器最高工作頻率可達(dá)110MHz,功耗低于100mW;內(nèi)置高分辨率25位小數(shù)N分頻模數(shù)和片內(nèi)FMCW斜坡發(fā)生功能   全球領(lǐng)先的高性能信號處理解決方案供應(yīng)商ADI最近推出業(yè)界性能最高的ADF415913GHzPLL頻率合成器。ADF4159實(shí)現(xiàn)了突破性的110MHz鑒頻鑒相器工作頻率,同時功耗低于100mW,僅為競爭解決方案的五分之一。此外,ADF4159包含25位固定模數(shù)和產(chǎn)生高線性斜坡曲線的片內(nèi)功能,使其非常適合頻率調(diào)制連續(xù)波(FMCW)雷達(dá)應(yīng)用,包括汽車?yán)走_(dá)系統(tǒng)、微
          • 關(guān)鍵字: ADI  頻率合成器  PLL  
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