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基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計實例
- 1引言CPLD(ComplexprogrammableLogicDevice,復(fù)雜可編程邏輯器件)和FPGA(FieldprogrammableGatesArray...
- 關(guān)鍵字: CPLD FPGA 半整數(shù)分頻器
CPLD在DSP系統(tǒng)中的應(yīng)用設(shè)計
- 摘 要: 以Altera公司MAX7000系列為代表,介紹了CPLD在DSP系統(tǒng)中的應(yīng)用實例。該方案具有一定的普遍適用性。
關(guān)鍵詞: RESET BOOT HPI CPLD的延時 時序 DSP的速度較快,要求譯碼的速度也必須較快。利用 - 關(guān)鍵字: CPLD DSP 系統(tǒng) 中的應(yīng)用
單片機+CPLD的多路精確延時控制系統(tǒng)
- 1 引言
現(xiàn)代控制系統(tǒng)中控制對象可能是復(fù)雜、分散的,而且往往是并行、獨立工作的,但整體上它們是相互關(guān)聯(lián)的有機組合。因此,控制信號的時序邏輯則要求更加精確。CPLD單片機為控制系統(tǒng)提供了技術(shù)支持,由CPLD和 - 關(guān)鍵字: 控制系統(tǒng) 延時 精確 CPLD 單片機
高速數(shù)據(jù)采集系統(tǒng)中精確時標(biāo)的CPLD實現(xiàn)方法
- 高速數(shù)據(jù)采集系統(tǒng)中精確時標(biāo)的CPLD實現(xiàn)方法,本文介紹一種利用復(fù)雜可編程邏輯器件給高速數(shù)據(jù)采集系統(tǒng)中的采集數(shù)據(jù)貼上精確時間標(biāo)簽的方法,并利用MAX PLUSⅡ開發(fā)環(huán)境驗證設(shè)計方案的正確性。此設(shè)計方案已經(jīng)成功地應(yīng)用到自行設(shè)計的高速數(shù)據(jù)采集卡中。
關(guān)鍵詞 - 關(guān)鍵字: CPLD 實現(xiàn) 方法 標(biāo)的 精確 數(shù)據(jù)采集 系統(tǒng) 高速
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