dsp＋fpga 文章 進入dsp＋fpga技術(shù)社區(qū)
基于FPGA的Canny算法的硬件加速設計
- 由于Canny算法自身的復雜性，使得其做邊緣檢測的處理時間較長。針對這個問題，提出和實現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設計是以FPGA為硬件基礎，并采用了流水線技術(shù)來對系統(tǒng)的結(jié)構(gòu)改進和優(yōu)化。最后通過對有加速器和無加速器的系統(tǒng)分別做圖像處理，并對統(tǒng)計時間對比分析。結(jié)果表明經(jīng)過加速改進的系統(tǒng)相對節(jié)約了處理時間，并能實時高效地處理復雜圖像的邊緣。
- 關(guān)鍵字： 流水線技術(shù) 圖像處理 FPGA
針對FPGA優(yōu)化的高分辨率時間數(shù)字轉(zhuǎn)換陣列電路
- 介紹一種針對FPGA優(yōu)化的時間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對全局時鐘進行倍頻與移相，通過時鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題，完成時間數(shù)字轉(zhuǎn)換的功能。
- 關(guān)鍵字： 時間數(shù)字轉(zhuǎn)換 鎖相環(huán) FPGA
多項式擬合在log-add算法單元中的應用及其FPGA實現(xiàn)
- 綜合考慮面積和速度等因素，采用一次多項式擬合實現(xiàn)了簡單快速的log-add算法單元。實驗結(jié)果表明，在相同的精度要求下，其FPGA實現(xiàn)資源占用合理，硬件開銷好于其他次數(shù)的多項式擬合實現(xiàn)方案。
- 關(guān)鍵字： log-add算法單元 多項式擬合 FPGA
Canny算法的改進及FPGA實現(xiàn)
- 通過對傳統(tǒng)Canny邊緣檢測算法的分析提出了相應的改進方法。通過模板代替卷積、適當?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實現(xiàn)。
- 關(guān)鍵字： Canny邊緣檢測算法 卷積 FPGA
基于FPGA的三相PWM發(fā)生器
- 介紹了基于FPGA設計的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點,可應用于交流電機驅(qū)動用的三相電壓源逆變器。實驗結(jié)果驗證了本設計的有效性。
- 關(guān)鍵字： PWM發(fā)生器 三相逆變器 FPGA
獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)
- 一種獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)，該系統(tǒng)支持VGA/DVI輸入，同時支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲。在100 MHz時鐘頻率下，系統(tǒng)可以對圖像SXGA和UXGA實時壓縮為(25幀/s)和(17幀/s)。實驗表明，在不同碼率下，系統(tǒng)的單幀圖像壓縮性能與JPEG2000標準近似，PSNR值優(yōu)于JPEG標準。
- 關(guān)鍵字： VGA/DVI壓縮存儲系統(tǒng) 圖像壓縮 FPGA
SAR高速海量數(shù)據(jù)存儲與回放系統(tǒng)設計
- 為了解決SAR匹配成像數(shù)據(jù)以及合成孔徑雷達中頻采樣后高速海量數(shù)據(jù)的存儲問題，介紹了一種基于FPGA控制的NAND Flash數(shù)據(jù)存儲及回放系統(tǒng)設計方案。實驗證明,該系統(tǒng)能以3 Gb/s碼流實時存儲數(shù)據(jù)具有強實時性，且性能穩(wěn)定，有很好的工程使用價值。
- 關(guān)鍵字： 合成孔徑雷達 海量數(shù)據(jù)存儲 FPGA
基于歐氏算法的RS硬件解碼方案的FPGA實現(xiàn)
- 在通信系統(tǒng)中應用廣泛。由于RS碼的譯碼復雜度高，數(shù)字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結(jié)構(gòu)分析相結(jié)合的RS硬件解碼方案，適用于FPGA單片實現(xiàn)，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現(xiàn)了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數(shù)可以根據(jù)需要靈活設置。
- 關(guān)鍵字： RS編譯碼 差錯控制編碼技術(shù) FPGA
一種改進型surendra背景更新算法的FPGA實現(xiàn)
- 針對現(xiàn)有的動態(tài)背景提取運動目標物體算法復雜且難以在硬件上實現(xiàn)的問題，研究了改進型surendra背景更新算法原理的特點，提出了改進型surendra背景更新算法的硬件結(jié)構(gòu)，并對硬件結(jié)構(gòu)進行綜合、仿真后，在FPGA芯片上實現(xiàn)。
- 關(guān)鍵字： 運動目標提取 surendra背景更新算法 FPGA
dsp＋fpga介紹
您好，目前還沒有人創(chuàng)建詞條dsp＋fpga!
歡迎您創(chuàng)建該詞條，闡述對dsp＋fpga的理解，并與今后在此搜索dsp＋fpga的朋友們分享。 創(chuàng)建詞條
歡迎您創(chuàng)建該詞條，闡述對dsp＋fpga的理解，并與今后在此搜索dsp＋fpga的朋友們分享。 創(chuàng)建詞條
dsp＋fpga電路
dsp＋fpga相關(guān)帖子
dsp＋fpga資料下載
dsp＋fpga專欄文章
關(guān)于我們 -
廣告服務 -
企業(yè)會員服務 -
網(wǎng)站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473