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基于DSP+ARM的便攜式電能質(zhì)量分析儀設(shè)計
- 引言 隨著國家工業(yè)規(guī)模的擴大和科學(xué)技術(shù)的發(fā)展，電網(wǎng)負荷結(jié)構(gòu)發(fā)生了很大的變化，一方面，非線性、沖擊性和不平衡負荷的大量增長使得電能質(zhì)量惡化;另一方面，隨著信息技術(shù)的發(fā)展。越來越多的敏感負載對電能質(zhì)量的要求也越來越高。這就要求電能質(zhì)量檢測分析設(shè)備具有實時檢測、快速分析、實時顯示的能力。采用高性能數(shù)字信號處理器(DSP)和嵌入式計算機系統(tǒng)(ARM)雙處理器架構(gòu)設(shè)計電能質(zhì)量分析儀能滿足上述要求。DSP系統(tǒng)實現(xiàn)電壓、電流信號的實時采集處理，通過加窗傅里葉變換和小波算法得到電能質(zhì)量參數(shù);ARM嵌入式平臺運行
- 關(guān)鍵字： DSP ARM
采用Nios的電能質(zhì)量監(jiān)測系統(tǒng)解決方案
- 在電力系統(tǒng)中，要實現(xiàn)對電能質(zhì)量各項參數(shù)的實時監(jiān)測和記錄，必須對電能進行高速的采集和處理，尤其是針對電能質(zhì)量的各次諧波的分析和運算，系統(tǒng)要完成大量運算處理工作，同時系統(tǒng)還要實現(xiàn)和外部系統(tǒng)的通信、控制、人機接口等功能。而電能質(zhì)量監(jiān)測系統(tǒng)大多以微控制器或(與)DSP為核心的軟硬件平臺結(jié)構(gòu)以及相應(yīng)的設(shè)計開發(fā)模式，存在著處理能力不足、可靠性差、更新?lián)Q代困難等弊端。本文將SoPC技術(shù)應(yīng)用到電力領(lǐng)域，在FPGA中嵌入了32位NiosⅡ軟核系統(tǒng)?？蓪崿F(xiàn)對電能信號的采集、處理、存儲與顯示等功能，實現(xiàn)了實時系統(tǒng)的要求。
- 關(guān)鍵字： FPGA NiosⅡ
電能質(zhì)量監(jiān)測系統(tǒng)信號采集模塊控制器IP核設(shè)計
- 隨著可編程邏輯器件的不斷進步和發(fā)展，F(xiàn)PGA在嵌入式系統(tǒng)中發(fā)揮著越來越重要的作用。本文介紹的在電能質(zhì)量監(jiān)測系統(tǒng)中信號采集模塊控制器的 IP核，是采用硬件描述語言來實現(xiàn)的。首先它是以ADS8364芯片為控制對象，結(jié)合實際電路，將6通道同步采樣的16位數(shù)據(jù)存儲到FIFO控制器。當(dāng)FIFO 控制器存儲一個周期的數(shù)據(jù)后，產(chǎn)生一個中斷信號，由PowerPC對其進行高速讀取。這樣能夠減輕CPU的負擔(dān)，不需要頻繁地對6通道的采樣數(shù)據(jù)進行讀取，節(jié)省了CPU運算資源。 1 ADS8364芯片的原理與具體應(yīng)用
- 關(guān)鍵字： FPGA 信號采集
Xilinx將推出16nm的FPGA和SoC，融合存儲器、3D-on-3D和多處理SoC技術(shù)
- 賽靈思公司 (Xilinx+)日前宣布，其16nm UltraScale+? 系列FPGA、3D IC和MPSoC憑借新型存儲器、3D-on-3D和多處理SoC(MPSoC)技術(shù)，再次實現(xiàn)了領(lǐng)先的價值優(yōu)勢。此外，為實現(xiàn)更高的性能和集成度，UltraScale+系列還采用了全新的互聯(lián)優(yōu)化技術(shù)——SmartConnect。這些新的器件進一步擴展了賽靈思的UltraScale產(chǎn)品系列 (現(xiàn)從20nm 跨越至 16nm FPGA、SoC 和3D IC器件)，同時利用臺積電公
- 關(guān)鍵字： 賽靈思 FPGA SoC UltraScale 201503
小梅哥和你一起深入學(xué)習(xí)FPGA之規(guī)范約定
- 本規(guī)范主要是對設(shè)計流程、端口名稱、組織結(jié)構(gòu)、文檔編排進行約定。本約定作用僅僅是為了使后期代碼設(shè)計和文檔編寫更加規(guī)范有序，方便自己和讀者閱讀，與公司的設(shè)計規(guī)范還差著十萬八千里，因此，望大家萬不可以小梅哥的規(guī)范作為標準。當(dāng)然，小梅哥在規(guī)范約定時，也會盡量參考華為verilog規(guī)范和至芯科技的文檔編寫規(guī)范力爭做到簡潔通俗。 規(guī)范約定之設(shè)計文檔基本結(jié)構(gòu) 為了將設(shè)計能夠清晰明了的介紹給大家，讓大家一看就懂，文檔編寫時會詳細包含以下內(nèi)容： 一、 實驗?zāi)康? 二、 實驗原理 三、 硬件設(shè)
- 關(guān)鍵字： FPGA 狀態(tài)機
中國聲音足夠強大和響亮
- 編者按：TI(德州儀器)2014年財報顯示其總收入是130億美元，實現(xiàn)了8%的業(yè)務(wù)增長。作為老牌半導(dǎo)體公司，TI依然顯示了旺盛的生命力。TI如何看待中國的市場增長點?如何幫助中國創(chuàng)新? 模擬和EP受到極大關(guān)注 記者：貴公司最新出爐的2014年財報收入如何? Brian Crutcher：2014年TI總收入是130億美元，增長了8%，利潤率27%。模擬和嵌入式處理依然占據(jù)了公司收入的大部分，占到了83%，并實現(xiàn)了兩位數(shù)的增長。 記者：為何模擬和嵌入式實現(xiàn)兩位數(shù)的增長，而總業(yè)
- 關(guān)鍵字： TI 嵌入式 DSP 互聯(lián)網(wǎng) 201503
Xilinx：FPGA和SoC顛覆傳統(tǒng)控制
- FPGA的特點是擅長做信號的并行處理和硬件加速。Xilinx亞太區(qū)Zynq業(yè)務(wù)發(fā)展經(jīng)理羅霖認為，在電機方面，由于現(xiàn)在中高端的機器人、數(shù)控機床等會用到六軸及以上的電機，這方面基本是FPGA一統(tǒng)天下。而三軸、四軸方案有時會看到x86、DSP和FPGA方案并存。 圖1 機器人的智能控制示意圖 中國現(xiàn)在四軸方案多一些，但是未來會向中高端去做。因為現(xiàn)在中國的電子元器件加工，食品飲料生產(chǎn)線、汽車生產(chǎn)線還主要靠采購國外設(shè)備，未來會逐漸國產(chǎn)化。 “針對工廠自動化設(shè)備、高端數(shù)控機床、機
- 關(guān)鍵字： Xilinx FPGA
基于FPGA的短波通信接收機
- 短波通信又稱高頻通信，是利用HF波段(3-30MHz)電磁波進行的無線電通信。短波通信主要靠天波傳播，可經(jīng)電離層一次或數(shù)次反射，最遠可傳至上萬里，如按氣候、電離層的電子密度和高度的日變化以及通信距離等因素選擇合適頻率，就可用較小功率進行遠距離通信。短波通信設(shè)備較簡單，機動性大，因此也適應(yīng)于應(yīng)急通信和抗災(zāi)通信?，F(xiàn)代短波通信接收機正向著數(shù)字化、大通信帶寬方向發(fā)展。文獻[1-3]研究了短波通信的數(shù)字化實現(xiàn)方式，但其未對短波通信的大帶寬應(yīng)用進行探討;文獻[4-6]研究了通信信道化算法，其對一定帶寬內(nèi)的多信道高
- 關(guān)鍵字： FPGA 接收機
FPGA的FIR抽取濾波器設(shè)計
- 用FPGA實現(xiàn)抽取濾波器比較復(fù)雜，主要是因為在FPGA中缺乏實現(xiàn)乘法運算的有效結(jié)構(gòu)，現(xiàn)在，F(xiàn)PGA中集成了硬件乘法器，使FPGA在數(shù)字信號處理方面有了長足的進步。本文介紹了一種采用Xilinx公司的XC2V1000實現(xiàn)FIR抽取濾波器的設(shè)計方法。 具體實現(xiàn) 結(jié)構(gòu)設(shè)計 基于抽取濾波器的工作原理，本文采用XC2V1000實現(xiàn)了一個抽取率為2、具有線性相位的3階FIR抽取濾波器，利用原理圖和VHDL共同完成源文件設(shè) 計。圖1是抽取濾波器的頂層原理圖。其中，clock是工作時鐘，reset是
- 關(guān)鍵字： FPGA FIR
FPGA四大設(shè)計要點解析及應(yīng)用方案集錦
- 本文敘述概括了FPGA應(yīng)用設(shè)計中的要點，包括，時鐘樹、FSM、latch、邏輯仿真四個部分。 FPGA的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元(LE)。早期的FPGA相對比較簡單，所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM構(gòu)建而成，LE由LUT(查找表)和D觸發(fā)器構(gòu)成，RAM也往往容量非常小。現(xiàn)在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復(fù)雜，支持的IO類型也更多，而且內(nèi)部還集成了一些特殊功能單元，
- 關(guān)鍵字： FPGA FSM 時鐘樹 仿真
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