- 摘要：為了解決PCI9052和雙口RAM之間讀寫時序不匹配的問題，本設計采用可編程器件來實現它們之間的接口電路。此電路可以使系統更加緊湊。核心邏輯部分采用有限狀態(tài)機實現，使控制邏輯直觀簡單，提高了設計效率。
通
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FPGA PCI9 RAM PCI
- 引言隨著信息化和數字化的發(fā)展，現在社會中人們的生活變得更加豐富多彩，生活更加便利。但是有一種...
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FPGA 智能導盲犬
- Analog Devices, Inc.，全球領先的高性能信號處理解決方案供應商，最新推出32位浮點數字信號處理器SHARC產品組合的最新成員——SHARC 2148x及SHARC 2147x系列。 高性能SHARC 2148x及低功耗SHARC 2147x系列處理器憑借集成高達5Mb 的存儲器，為各種應用提高了單芯片、浮點信號處理精度，并為便攜式設備實現了高端系統功能。 通過SHARC 2148x及SHARC 2147x處理器，設計師可以利用端到端 SHARC 系列的代碼兼容
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ADI DSP SHARC
- 目前，顯示屏按數據的傳輸方式主要有兩類:一類是采用與計算機顯示同一內容的實時視頻屏;另一類為通過USB、以太網等通信手段把顯示內容發(fā)給顯示屏的獨立視頻源顯示屏，若采用無線通信方式，還可以隨時更新顯示內容，靈
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視頻 LED 系統 獨立 全彩 ARM FPGA 甚于
- IPTV視頻廣播中采用FPGA作為編碼和解碼平臺的好處是明顯的。然而，為FPGA供電可能是一個挑戰(zhàn)，而采用根據電源要求設計的專用電源管理器件，如MIC68200，將極大地縮短新系統的上市時間。
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供電 問題 FPGA 系統 IPTV 基于 通信協議
- 全球領先的硅產品知識產權 (SIP) 平臺解決方案和數字信號處理器(DSP)內核授權廠商CEVA公司宣布提供CEVA-SATA3.0設備控制器IP。基于與固態(tài)硬盤 (SSD) 客戶廣泛的合作經驗，CEVA公司已經提升其SATA設備控制器IP性能，提供 6Gbps 線路速率 (line rate) 以實現更快的數據傳輸，使得吞吐量較上代產品提高一倍。該IP已經授權予一家領先的閃存半導體制造商，用于其未來的固態(tài)硬盤設計中。
CEVA-SATA3.0 IP 采用最新的原生指令排序 (Native Co
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CEVA 固態(tài)硬盤 DSP
- FPGA的嵌入式系統USB接口設計,摘要：設計基于FPGA的IP-BX電話應用系統，用于傳統的電話網絡(PSTN)與PC機之間的接口連接。USB2．0接口器件EZ-USB FX2 CY7C68013A-56工作在slave FIFO模式，為基于FPGA的嵌入式系統與PC機之間提供數據和命令通道，從
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接口 設計 USB 系統 嵌入式 FPGA
- DSP實現3G LTE應用技術簡介,3G LTE是第三代伙伴計劃(3GPP)的一個高級標準，為廣域網提供下一代寬帶無線技術。 與以前各階段的3GPP相比，3G LTE的目標是更高的吞吐量、更低的時延以及高效的IP回程，提供一種新的可以大規(guī)模部署的移動網絡技術，預
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應用技術 簡介 LTE 3G 實現 DSP
- 對許多包含并行性或可流水化的算法而言，由于裕量連接帶寬可實現用戶自定義的數據通路，這樣，邏輯可在一個時鐘周期內訪問存儲器或訪問另一個邏輯塊的結果，從而使FPGA的持續(xù)性能可接近峰值性能。由于固定架構具備預先確定的用以實現不同功能的邏輯塊集合，所以可以為FPGA配置支持某種給定算法的最優(yōu)邏輯函數比例來實現器件資源的最佳利用。
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進展 處理 FPGA 交換
- Altera 公司今天宣布其Stratix® IV GT FPGA 實現了與Avago公司 的 40G 四通道小型可插拔 (QSFP) 光學模塊的互操作性。QSFP 光學模塊在單條光纖電纜鏈路上數據速率為 40-Gbps。利用 Stratix IV GT FPGA 中特有的 11.3-Gbps 嵌入式收發(fā)器，設計人員現在可以運用 FPGA 的靈活性和性能優(yōu)勢在其線卡中將 40G QSFP 光學模塊橋接到其它器件，從而增加總系統帶寬。
QSFP 是一些計算及電信應用中使用的高性能交換機、路
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Altera FPGA Stratix QSFP
- 基于雙DSP的大功率變流器通用控制平臺的設計, 摘要：介紹一種大功率變流器通用控制平臺，是以TMS320C6713B為浮點算法運算核，TMS320F2812為系統定點控制核的雙DSP的控制系統架構。詳細分析該系統設計各模塊硬件電路和軟件程序設計。該系統控制平臺運算性能強，
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控制 平臺 設計 通用 變流器 DSP 大功率 基于
- DSP內嵌PLL中的CMOS壓控環(huán)形振蕩器設計,本文設計了一種應用于DSP內嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘，每級采用RS觸發(fā)結構來產生差分輸出信號，在有效降低靜態(tài)功耗的同時．具有較好的抗噪聲能力。在延遲單元的設計時。綜合考慮了電壓控制的頻率范圍以及調節(jié)線性度，選擇了合適的翻轉點。 仿真結果表明．電路叮實現2MHz至90MHz的頻率調節(jié)范圍，在中心頻率附近具有很高的調節(jié)線性度，可完全滿足DSP芯片時鐘系統的要求。
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振蕩器 設計 環(huán)形 CMOS 內嵌 PLL DSP
- 摘要：利用現場可編程門陣列(FPGA)設計并實現直接數字頻率合成器(DDS)。結合DDS的結構和原理，給出系統設計方法，并推導得到參考頻率與輸出頻率間的關系。DDS具有高穩(wěn)定度，高分辨率和高轉換速度，同時利用Ahera公司
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FPGA DDS
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