fpga+dsp 文章進(jìn)入fpga+dsp技術(shù)社區(qū)

FPGA 協(xié)處理的進(jìn)展

對(duì)許多包含并行性或可流水化的算法而言，由于裕量連接帶寬可實(shí)現(xiàn)用戶自定義的數(shù)據(jù)通路，這樣，邏輯可在一個(gè)時(shí)鐘周期內(nèi)訪問(wèn)存儲(chǔ)器或訪問(wèn)另一個(gè)邏輯塊的結(jié)果，從而使FPGA的持續(xù)性能可接近峰值性能。由于固定架構(gòu)具備預(yù)先確定的用以實(shí)現(xiàn)不同功能的邏輯塊集合，所以可以為FPGA配置支持某種給定算法的最優(yōu)邏輯函數(shù)比例來(lái)實(shí)現(xiàn)器件資源的最佳利用。
關(guān)鍵字：進(jìn)展處理 FPGA 交換

基于高速幀同步和相位模糊估計(jì)法的FPGA實(shí)現(xiàn)

數(shù)字通信中的消息數(shù)字流總是用若干碼元組成一個(gè)“字”，又用若干“字”組成一“句”。因此，在接收這些數(shù)字...
關(guān)鍵字： FPGA 高速幀同步相位模糊估計(jì) 信號(hào) 調(diào)制 PSK

Altera Stratix IV GT FPGA與QSFP實(shí)現(xiàn)互操作性

　　Altera 公司今天宣布其Stratix® IV GT FPGA 實(shí)現(xiàn)了與Avago公司的 40G 四通道小型可插拔 (QSFP) 光學(xué)模塊的互操作性。QSFP 光學(xué)模塊在單條光纖電纜鏈路上數(shù)據(jù)速率為 40-Gbps。利用 Stratix IV GT FPGA 中特有的 11.3-Gbps 嵌入式收發(fā)器，設(shè)計(jì)人員現(xiàn)在可以運(yùn)用 FPGA 的靈活性和性能優(yōu)勢(shì)在其線卡中將 40G QSFP 光學(xué)模塊橋接到其它器件，從而增加總系統(tǒng)帶寬。　　QSFP 是一些計(jì)算及電信應(yīng)用中使用的高性能交換機(jī)、路
關(guān)鍵字： Altera FPGA Stratix QSFP

基于FPGA的DDS設(shè)計(jì)

摘要：利用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)設(shè)計(jì)并實(shí)現(xiàn)直接數(shù)字頻率合成器(DDS)。結(jié)合DDS的結(jié)構(gòu)和原理，給出系統(tǒng)設(shè)計(jì)方法，并推導(dǎo)得到參考頻率與輸出頻率間的關(guān)系。DDS具有高穩(wěn)定度，高分辨率和高轉(zhuǎn)換速度，同時(shí)利用Ahera公司
關(guān)鍵字： FPGA DDS

基于FPGA的時(shí)間間隔測(cè)量模塊設(shè)計(jì)

摘要：介紹一種基于FPGA技術(shù)的時(shí)間間隔測(cè)量方法，通過(guò)分析FPGA的主要技術(shù)優(yōu)勢(shì)及其在工業(yè)控制領(lǐng)域中所處的重要地位，給出設(shè)計(jì)時(shí)間間隔測(cè)量模塊所選用的FPGA器件并進(jìn)行硬件設(shè)計(jì)，以及所選用的軟件并進(jìn)行軟件設(shè)計(jì)。描述
關(guān)鍵字： FPGA 時(shí)間間隔測(cè)量模塊設(shè)計(jì)

基于雙DSP的大功率變流器通用控制平臺(tái)的設(shè)計(jì)

基于雙DSP的大功率變流器通用控制平臺(tái)的設(shè)計(jì), 摘要：介紹一種大功率變流器通用控制平臺(tái)，是以TMS320C6713B為浮點(diǎn)算法運(yùn)算核，TMS320F2812為系統(tǒng)定點(diǎn)控制核的雙DSP的控制系統(tǒng)架構(gòu)。詳細(xì)分析該系統(tǒng)設(shè)計(jì)各模塊硬件電路和軟件程序設(shè)計(jì)。該系統(tǒng)控制平臺(tái)運(yùn)算性能強(qiáng)，
關(guān)鍵字：控制平臺(tái) 設(shè)計(jì) 通用變流器 DSP 大功率基于

DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì)

DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì),本文設(shè)計(jì)了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級(jí)延遲單元能方便的獲得正交輸出時(shí)鐘，每級(jí)采用RS觸發(fā)結(jié)構(gòu)來(lái)產(chǎn)生差分輸出信號(hào)，在有效降低靜態(tài)功耗的同時(shí)．具有較好的抗噪聲能力。在延遲單元的設(shè)計(jì)時(shí)。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度，選擇了合適的翻轉(zhuǎn)點(diǎn)。仿真結(jié)果表明．電路叮實(shí)現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線性度，可完全滿足DSP芯片時(shí)鐘系統(tǒng)的要求。
關(guān)鍵字：振蕩器設(shè)計(jì) 環(huán)形 CMOS 內(nèi)嵌 PLL DSP

TMS320C6713B DSP的外部FLASH引導(dǎo)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： TMS320C6713B DSP Flash

FPGA和ARM的Profibus-DP主站通信平臺(tái)設(shè)計(jì)

摘要：提出一個(gè)使用FPGA和ARM微控制器實(shí)現(xiàn)Profibus-DP主站(1類(lèi))通信平臺(tái)的解決方案；解析了Profibus-DP通信協(xié)議，重點(diǎn)是令牌輪轉(zhuǎn)協(xié)議；給出了該主站通信平臺(tái)的系統(tǒng)構(gòu)建。該通信平臺(tái)可以獨(dú)立實(shí)現(xiàn)Profibus-DP主站(1類(lèi))
關(guān)鍵字： Profibus-DP FPGA ARM 通信

基于FPGA的偽隨機(jī)序列發(fā)生器設(shè)計(jì)

摘要：討論了應(yīng)用移位寄存器在Ahera的FPGA芯片中實(shí)現(xiàn)線性和非線性偽隨機(jī)序列的方法，該算法基于m序列本原多項(xiàng)式來(lái)獲得線性m序列和非線性m子序列移位寄存器的反饋邏輯式。文中給出了以Altera的QuartusⅡ?yàn)殚_(kāi)發(fā)平臺(tái)，并
關(guān)鍵字： FPGA 偽隨機(jī)序列發(fā)生器

FPGA芯片在高速數(shù)據(jù)采集緩存系統(tǒng)中的應(yīng)用

摘要：給出了以FPGA為核心邏輯控制模塊的高性能數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法，并在QuartusII8．0集成環(huán)境中進(jìn)行軟件設(shè)計(jì)和系統(tǒng)仿真，最后給出了新型緩存系統(tǒng)中主要功能模塊的仿真圖形。
關(guān)鍵詞：FPGA；高速；數(shù)據(jù)采集；緩
關(guān)鍵字： FPGA 芯片高速數(shù)據(jù) 采集

基于DSP和Modbus總線的智能斷路器控制器設(shè)計(jì)

結(jié)合智能斷路器組網(wǎng)應(yīng)用的需求，闡述了Modbus總線智能斷路器的軟硬件設(shè)計(jì)和實(shí)現(xiàn)。智能控制器采用Modbus通信協(xié)議實(shí)現(xiàn)網(wǎng)絡(luò)互聯(lián)，與上位監(jiān)控計(jì)算機(jī)實(shí)現(xiàn)網(wǎng)絡(luò)控制。實(shí)驗(yàn)表明，系統(tǒng)可靠性高、實(shí)時(shí)性好，具有廣闊的應(yīng)用前景。
關(guān)鍵字：斷路器控制器設(shè)計(jì) 智能總線 DSP Modbus 基于通信協(xié)議

基于Simulink的數(shù)據(jù)鏈系統(tǒng)仿真及性能分析

未來(lái)戰(zhàn)場(chǎng)必是網(wǎng)絡(luò)中心戰(zhàn)格局下的系統(tǒng)一體化作戰(zhàn)，用于制導(dǎo)的武器數(shù)據(jù)鏈?zhǔn)瞧渲兄匾画h(huán)。通常武器數(shù)據(jù)鏈用...
關(guān)鍵字： Simulink 數(shù)據(jù)鏈系統(tǒng) 仿真 FPGA

基于FPGA+DSP的雷達(dá)回波發(fā)生器設(shè)計(jì)

雷達(dá)回波發(fā)生器利用現(xiàn)代仿真技術(shù)生成蘊(yùn)含雷達(dá)目標(biāo)和環(huán)境信息的模擬雷達(dá)信號(hào)，用來(lái)對(duì)雷達(dá)系統(tǒng)進(jìn)行性能測(cè)試和評(píng)估。根據(jù)通用性、靈活性要求，提出了一種基于DSP+FPGA的雷達(dá)回波發(fā)生器的設(shè)計(jì)方法；簡(jiǎn)要介紹了設(shè)計(jì)思想，詳細(xì)闡述了系統(tǒng)的硬件組成和軟件設(shè)計(jì)，并給出了測(cè)試結(jié)果并總結(jié)了該雷達(dá)回波發(fā)生器的一些優(yōu)點(diǎn)。
關(guān)鍵字： FPGA DSP 雷達(dá)回波發(fā)生器

基于DSP的PDF417快速解碼終端的設(shè)計(jì)與實(shí)現(xiàn)

基于DSP的PDF417快速解碼終端的設(shè)計(jì)與實(shí)現(xiàn),設(shè)計(jì)并實(shí)現(xiàn)了一種基于DSP平臺(tái)的PDF417條碼快速解碼終端。該終端能對(duì)攝像頭采集的含有PDF417條碼的圖像進(jìn)行復(fù)雜背景下條碼區(qū)域提取、條碼畸變校正等條碼圖像預(yù)處理，實(shí)現(xiàn)了復(fù)雜背景和不均勻光照條件下條碼的全方位快速讀取。
關(guān)鍵字：終端設(shè)計(jì) 實(shí)現(xiàn) 解碼快速 DSP PDF417 基于