fpga：quartusⅡ 文章 進入fpga：quartusⅡ技術(shù)社區(qū)
基于FPGA的雷達中／視頻數(shù)據(jù)采集與回放系統(tǒng)設(shè)計
- 設(shè)計了一種基于FPGA的雷達中／視頻數(shù)據(jù)采集與回放系統(tǒng)。系統(tǒng)以FPGA為數(shù)據(jù)采集和傳輸控制的芯片，通過USB 2．O接口實現(xiàn)與計算機的通信，并運用虛擬技術(shù)，采用Visual C++語言設(shè)計系統(tǒng)的計算機實時顯示界面。設(shè)計中運用硬件描述語言對FPGA進行編程，在完成對輸入信號的采集和記錄的同時，實現(xiàn)了對輸入信號的防抖動、過零檢測、等精度測頻及電壓最值、峰峰值和平均值的測量。該系統(tǒng)被封裝于一個小型的屏蔽盒內(nèi)，非常便于攜帶，可方便應(yīng)用于外場雷達的數(shù)據(jù)采集。
- 關(guān)鍵字： FPGA 雷達 回放 視頻數(shù)據(jù)采集
基于FPGA的多DSP紅外實時圖像處理系統(tǒng)
- 多處理器系統(tǒng)已廣泛應(yīng)用于高速信號處理領(lǐng)域，為提高系統(tǒng)性能，更好地發(fā)揮多處理器優(yōu)勢，介紹采用基于FPGA的多DSF架構(gòu)。利用FPGA作為數(shù)據(jù)調(diào)度核心，將處理器從繁雜的數(shù)據(jù)通信工作中解放出來，充分發(fā)揮了多處理器的并行工作能力，增強了系統(tǒng)的重構(gòu)和拓展性。該系統(tǒng)已應(yīng)用于工程實踐中，以一塊高密度電路板實現(xiàn)了從數(shù)據(jù)采集到圖像校正、圖像處理，以及圖像顯示的整個流程，能夠滿足對處理時間要求較高、較為復(fù)雜的圖像處理算法的要求。
- 關(guān)鍵字： FPGA DSP 紅外 處理系統(tǒng)
基于多相濾波的數(shù)字接收機的FPGA實現(xiàn)
- 摘要：給出了一種基于多相濾波的數(shù)字信道化接收機的實現(xiàn)方法，系統(tǒng)的處理帶寬為875 MHz，解決了高速ADC與FPGA處理速度之間的矛盾。為了克服信道化接收機的接收盲區(qū)，采用信道重疊的方法，連續(xù)覆蓋瞬時帶寬。在信道化
- 關(guān)鍵字： FPGA 多相濾波 數(shù)字接收機
賽靈思收購美國AutoESL設(shè)計科技A
- 全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司(Xilinx, Inc)宣布收購高層綜合技術(shù)領(lǐng)先公司美國AutoESL設(shè)計科技有限公司。 通過增加高層綜合技術(shù)，賽靈思進一步擴展了其技術(shù)基礎(chǔ)和產(chǎn)品組合，使得公司能夠把可編程平臺的優(yōu)勢帶給更廣泛的企業(yè)用戶群體，即那些習慣用 C、C++ 和 System C 語言進行高層抽象設(shè)計的系統(tǒng)架構(gòu)師和硬件設(shè)計人員。同時，這也將使得賽靈思可以滿足客戶對工具日益提高的需求，支持電子系統(tǒng)級 (ESL) 設(shè)計方法，滿足當今現(xiàn)場可編程門陣列 (FPGA) 領(lǐng)域復(fù)雜的設(shè)計需求?！ ?/li>
- 關(guān)鍵字： 賽靈思 FPGA
基于FPGA的智能營區(qū)防沖擊系統(tǒng)設(shè)計
- 摘要：為提高安防措施，延緩不法分子動作，確保營區(qū)安全，提出一種營區(qū)智能防沖擊系統(tǒng)解決方案。該方案以移動物體的外形形狀、車牌信息、車輛速度為輸入特征，采用虛擬線圈感應(yīng)、車牌識別、車輛測速、系統(tǒng)控制等方法
- 關(guān)鍵字： FPGA 系統(tǒng)設(shè)計
FIR濾波器的FPGA實現(xiàn)方法
- 為了給實際應(yīng)用中選擇合適FIR濾波器的FPGA實現(xiàn)結(jié)構(gòu)提供參考，首先從FIR數(shù)字濾波器的基本原理出發(fā)，分析了FIR濾波器的結(jié)構(gòu)特點，然后分別介紹了基于FPGA的FIR濾波器的串行、并行、轉(zhuǎn)置型、FFT型和分布式結(jié)構(gòu)型的實現(xiàn)方法，對于各種實現(xiàn)的結(jié)構(gòu)做了分析、比較以及優(yōu)化處理，特別是對基于FFT的FIR濾波器與傳統(tǒng)卷積結(jié)構(gòu)進行了精確的數(shù)值計算比較，最后得出滿足于低階或高階的各種FIR濾波器實現(xiàn)結(jié)構(gòu)的適用范圍及其優(yōu)缺點，并針對實際工程應(yīng)用提出了下一步需解決的問題。
- 關(guān)鍵字： FPGA FIR 濾波器 實現(xiàn)方法
基于FPGA的24×24位低功耗乘法器的設(shè)計
- 通過對現(xiàn)有編碼算法的改進，提出一種新的編碼算法，它降低功耗的方法是通過減少部分積的數(shù)量來實現(xiàn)的。因為乘法器的運算主要是部分積的相加，因此，減少部分積的數(shù)量可以降低乘法器中加法器的數(shù)量，從而實現(xiàn)功耗的減低。在部分積的累加過程中．又對用到的傳統(tǒng)全加器和半加器進行了必要的改進，避免了CMOS輸入信號不必要的翻轉(zhuǎn)，從而降低了乘法器的動態(tài)功耗。通過在Altera公司的FPGA芯片EP2CTOF896C中進行功耗測試，給出了測試結(jié)果，并與現(xiàn)有的兩種編碼算法進行了比較。功耗分別降低3．5％和8．4％。
- 關(guān)鍵字： FPGA 24位 低功耗 乘法器
基于FPGA的多時鐘片上網(wǎng)絡(luò)設(shè)計
- 本文介紹了一個基于FPGA 的高效率多時鐘的虛擬直通路由器，通過優(yōu)化中央仲裁器和交叉點矩陣，以爭取較小面積和更高的性能。同時，擴展路由器運作在獨立頻率的多時鐘NoC 架構(gòu)中，并在一個3×3Mesh 的架構(gòu)下實驗，分析其性能特點，比較得出多時鐘片上網(wǎng)絡(luò)具有更高的性能。
- 關(guān)鍵字： FPGA 多時鐘 片上網(wǎng)絡(luò)
基于DSP Builder數(shù)字信號處理器的FPGA設(shè)計
- 針對使用硬件描述語言進行設(shè)計存在的問題，提出一種基于FPGA并采用DSP BuildIer作為設(shè)計工具的數(shù)字信號處理器設(shè)計方法。并按照Matlab／Simulink／DSP Builder／QuartusⅡ設(shè)計流程，設(shè)計了一個12階FIR低通數(shù)字濾波器，通過Quaxtus時序仿真及嵌入式邏輯分析儀signalTapⅡ硬件測試對設(shè)計進行了驗證。結(jié)果表明，所設(shè)計的FIR濾波器功能正確，性能良好。
- 關(guān)鍵字： Builder FPGA DSP 數(shù)字信號處理器
fpga：quartusⅡ介紹
您好，目前還沒有人創(chuàng)建詞條fpga：quartusⅡ!
歡迎您創(chuàng)建該詞條，闡述對fpga：quartusⅡ的理解，并與今后在此搜索fpga：quartusⅡ的朋友們分享。 創(chuàng)建詞條
歡迎您創(chuàng)建該詞條，闡述對fpga：quartusⅡ的理解，并與今后在此搜索fpga：quartusⅡ的朋友們分享。 創(chuàng)建詞條
fpga：quartusⅡ電路
fpga：quartusⅡ相關(guān)帖子
fpga：quartusⅡ資料下載
fpga：quartusⅡ?qū)谖恼?/h2>
熱門主題
關(guān)于我們 -
廣告服務(wù) -
企業(yè)會員服務(wù) -
網(wǎng)站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473