fpga：quartusⅡ 文章進(jìn)入fpga：quartusⅡ技術(shù)社區(qū)

基于FPGA和DDS技術(shù)的任意波形發(fā)生器設(shè)計(jì)

摘要：根據(jù)現(xiàn)代電子系統(tǒng)對(duì)信號(hào)源的頻率穩(wěn)定度、準(zhǔn)確度及分辨率越來越高的要求，結(jié)合直接數(shù)字式頻率合成器(DDS)的優(yōu)點(diǎn)，利用FPGA芯片的可編程性和實(shí)現(xiàn)方案易改動(dòng)的特點(diǎn)，提出了一種基于FPGA和DDS技術(shù)的任意波形發(fā)生器
關(guān)鍵字： FPGA DDS 任意波形發(fā)生器

摘要：為了取代傳統(tǒng)利用單片機(jī)驅(qū)動(dòng)微型打印機(jī)，使用Altera公司的FPGA芯片EP3C225Q240C8N設(shè)計(jì)驅(qū)動(dòng)打印機(jī)的硬件控制電路，并正確控制微型打印機(jī)的工作時(shí)序。軟件使用硬件描述語言VHDL實(shí)現(xiàn)對(duì)微型打印機(jī)的時(shí)序控制，并通
關(guān)鍵字： FPGA VHDL 微型打印機(jī) 驅(qū)動(dòng)設(shè)計(jì)

摘要：提出一種基于FPGA的簡(jiǎn)易數(shù)字示波器設(shè)計(jì)方法，硬件上采用以Altera公司的EP2C8Q208CN現(xiàn)場(chǎng)可編程門陣列芯片作為核心器件，同時(shí)結(jié)合FPGA和NIOS軟核的優(yōu)勢(shì)，設(shè)計(jì)高效的片上可編程系統(tǒng)(SoPC)對(duì)高速A／D所采集的數(shù)據(jù)進(jìn)
關(guān)鍵字： FPGA 數(shù)字示波器

設(shè)計(jì)了一種基于FPGA的1024點(diǎn)16位FFT算法，采用了基4蝶形算法和流水線處理方式，提高了系統(tǒng)的處理速度，改善了系統(tǒng)的性能。提出了先進(jìn)行前一級(jí)4點(diǎn)蝶形運(yùn)算，再進(jìn)行本級(jí)與旋轉(zhuǎn)因子復(fù)乘運(yùn)算的結(jié)構(gòu)。合理地利用了硬件資源。對(duì)系統(tǒng)劃分的各個(gè)模塊使用Verilog HDL進(jìn)行編碼設(shè)計(jì)。對(duì)整個(gè)系統(tǒng)整合后的代碼進(jìn)行功能驗(yàn)證之后，采用QuartusⅡ與Matlab進(jìn)行聯(lián)合仿真，其結(jié)果是一致的。該系統(tǒng)既有DSP器件實(shí)現(xiàn)的靈活性又有專用FFT芯片實(shí)現(xiàn)的高速數(shù)據(jù)吞吐能力，在數(shù)字信號(hào)處理領(lǐng)域有廣泛應(yīng)用。
關(guān)鍵字： FPGA FFT 算法硬件實(shí)現(xiàn)

摘要：介紹了一種基于ARM平臺(tái)、以太網(wǎng)和GPRS無線通信技術(shù)的智能家居遠(yuǎn)程監(jiān)控系統(tǒng)，給出了系統(tǒng)的組成及工作原理，著重闡述了系統(tǒng)主要硬件和軟件的設(shè)計(jì)。智能家居遠(yuǎn)程監(jiān)控系統(tǒng)的核心是嵌入式Web服務(wù)器。通過該嵌入式We
關(guān)鍵字： FPGA 跳頻通信頻率合成器

摘要：FPGA可以通過串行接口進(jìn)行配置。本文對(duì)傳統(tǒng)的配置方法進(jìn)行了研究，并從更新配置文件的方法入手，提出了利用處理機(jī)通過網(wǎng)絡(luò)更新的方法，給出了一個(gè)用CPLD和Flash對(duì)FPGA進(jìn)行配置的應(yīng)用實(shí)例。
關(guān)鍵詞：現(xiàn)場(chǎng)可編程
關(guān)鍵字： Flash CPLD FPGA

分析了擴(kuò)頻測(cè)距理論原理與優(yōu)勢(shì)，給出了一種基于FPGA的快速擴(kuò)頻測(cè)距模型。通過運(yùn)用FFT IP Core計(jì)算收發(fā)序列間的互相關(guān)函數(shù)，可以實(shí)現(xiàn)快速捕獲。仿真結(jié)果表明，該方法具有速度快、誤差小、設(shè)計(jì)靈活、效率高的特點(diǎn)。
關(guān)鍵字： FPGA 擴(kuò)頻快速捕獲仿真研究

介紹了一種基于可編程邏輯器件FPGA和硬件描述語言VHDL的32位ALU的設(shè)計(jì)方法。該ALU采取層次化設(shè)計(jì)方法，由控制模塊、邏輯模塊、加減法模塊、乘法模塊和除法模塊組成，能實(shí)現(xiàn)32位有符號(hào)數(shù)和無符號(hào)數(shù)的加減乘除運(yùn)算，另外還能實(shí)現(xiàn)9種邏輯運(yùn)算、6種移位運(yùn)算以及高低字節(jié)內(nèi)容互換。該ALU在QuartuslI軟件環(huán)境下進(jìn)行了功能仿真，通過驗(yàn)證表明，所設(shè)計(jì)的ALU完全正確，可供直接調(diào)用。
關(guān)鍵字： FPGA ALU 軟核

摘要：數(shù)字化語音存儲(chǔ)與回放系統(tǒng)的作用是對(duì)語音進(jìn)行錄音和放音，并實(shí)現(xiàn)數(shù)字化控制。能夠做到語音回放的方法有很多，本課題研究的是基于FPGA控制下的語音存儲(chǔ)與回放系統(tǒng)。
關(guān)鍵詞：語音錄放；數(shù)模轉(zhuǎn)換；模數(shù)轉(zhuǎn)換；FP
關(guān)鍵字： FPGA 數(shù)字化回放系統(tǒng) 語音存儲(chǔ)

很多兄弟對(duì)于CPLD下JTAG的下載很熟悉了,可轉(zhuǎn)到FPGA來的時(shí)候,多多少少有些迷惑,怎么出現(xiàn)配置芯片了,為什么...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

1前言隨著當(dāng)今社會(huì)工作和生活節(jié)奏的加快，人們對(duì)許多電器、儀器、設(shè)備的自動(dòng)化要求也越來越高，但現(xiàn)有...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

閱讀本文的人群：熟悉數(shù)字電路基本知識(shí)（如加法器、計(jì)數(shù)器、RAM等），熟悉基本的同步電路設(shè)計(jì)方法，熟悉HDL語言，對(duì)FPGA...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

阻塞和非阻塞語句作為verilogHDL語言的最大難點(diǎn)之一，一直困擾著FPGA設(shè)計(jì)者，即使是一個(gè)頗富經(jīng)驗(yàn)的設(shè)計(jì)工程師，...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

硬件描述語言HDL（HardwareDescribeLanguage）HDL概述隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)PLD/FPGA成為一...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA