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基于FPGA的TD-LTE系統(tǒng)上行同步的實(shí)現(xiàn)

基于最大似然 (ML)估計(jì)算法，改進(jìn)并利用FPGA實(shí)現(xiàn)了一種適用于TD-LTE系統(tǒng)的上行同步算法。主要介紹了如何利用FPGA實(shí)現(xiàn)ML算法。并以Virtex-5芯片為硬件平臺(tái)，進(jìn)行了仿真、綜合、板級(jí)驗(yàn)證、聯(lián)機(jī)驗(yàn)證等工作。結(jié)果表明，該同步算法應(yīng)用到TD-LTE系統(tǒng)具有良好的穩(wěn)定性和可行性。
關(guān)鍵字： TD-LTE Virtex-5 FPGA

以FPGA可編程邏輯器件為設(shè)計(jì)平臺(tái)的全彩led顯示屏設(shè)計(jì)方案

　介紹了一種以FPGA 可編程邏輯器件為設(shè)計(jì)平臺(tái)的、采用大屏幕全彩led 顯示屏進(jìn)行全彩灰度圖像顯示的掃描控制器實(shí)現(xiàn)方案。經(jīng)過對(duì)“19 場(chǎng)掃描”理論灰度實(shí)現(xiàn)原理的分析，針對(duì)采用該方法實(shí)現(xiàn)的全彩LED
關(guān)鍵字： LED 顯示屏設(shè)計(jì) FPGA

采用FPGA部分動(dòng)態(tài)可重構(gòu)方法的信號(hào)解調(diào)系統(tǒng)設(shè)計(jì)

針對(duì)調(diào)制樣式在不同環(huán)境下的變化，采用了FPGA部分動(dòng)態(tài)可重構(gòu)的新方法，通過對(duì)不同調(diào)制樣式信號(hào)的解調(diào)模塊的動(dòng)態(tài)加載，來實(shí)現(xiàn)了不同環(huán)境下針對(duì)不同調(diào)制樣式的解調(diào)這種方式比傳統(tǒng)的設(shè)計(jì)方式具有更高的靈活性、可擴(kuò)展性，并減低了成本和功耗該設(shè)計(jì)方案同時(shí)也介紹了FPGA部分動(dòng)態(tài)可重構(gòu)的概念和特點(diǎn)，可以對(duì)其它通信信號(hào)處理系統(tǒng)設(shè)計(jì)提供一定的參考。
關(guān)鍵字：可重構(gòu)技術(shù) 解調(diào)模塊 FPGA

高性能DC/DC轉(zhuǎn)換器應(yīng)對(duì)FPGA應(yīng)用中的供電要求

最近FPGA供應(yīng)商推出的新型可編程器件進(jìn)一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對(duì)設(shè)計(jì)工程師很有吸引力，但使用這些器件所涉及的復(fù)雜設(shè)計(jì)規(guī)則和接口協(xié)議，要求設(shè)計(jì)工程師經(jīng)過全面的培訓(xùn)，并需要進(jìn)行參考設(shè)計(jì)評(píng)估、設(shè)計(jì)仿真和驗(yàn)證工作。另一方面，F(xiàn)PGA應(yīng)用中非常復(fù)雜的模擬設(shè)計(jì)，例如用于內(nèi)核、I/O、存儲(chǔ)器、時(shí)鐘和其它電壓軌的DC/DC穩(wěn)壓器，也要求新的解決方案。本文討論的高性能DC/DC轉(zhuǎn)換器有助于系統(tǒng)設(shè)計(jì) 工程師克服這些挑戰(zhàn)。
關(guān)鍵字：電壓軌 DC/DC FPGA

基于FPGA的34位串行編碼設(shè)計(jì)

為實(shí)現(xiàn)某專用接口裝置的接口功能檢測(cè)，文中詳細(xì)地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設(shè)計(jì)了該類型編碼的接收、發(fā)送電路。重點(diǎn)分析了電路各模塊的設(shè)計(jì)思路。電路采用SOPC模塊作為中心控制器，設(shè)計(jì)簡(jiǎn)潔、可靠。試驗(yàn)表明：該設(shè)計(jì)系統(tǒng)運(yùn)行正常、穩(wěn)定。
關(guān)鍵字：串行編碼 SOPC FPGA

利用FPGA和多通道光模塊組合長(zhǎng)距離傳送高速數(shù)據(jù)

目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進(jìn)行數(shù)據(jù)傳送，并可通過使用多個(gè)并行通道達(dá)成超過100Gbps的數(shù)據(jù)傳輸率，不過傳送的距離卻受到限制，一個(gè)可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
關(guān)鍵字： DSP LGA FPGA DDM

CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

1 引言近年來，由于微電子學(xué)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
關(guān)鍵字： Verilog CPLD FPGA HDL 漢明碼

基于FPGA的Canny算法的硬件加速設(shè)計(jì)

由于Canny算法自身的復(fù)雜性，使得其做邊緣檢測(cè)的處理時(shí)間較長(zhǎng)。針對(duì)這個(gè)問題，提出和實(shí)現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計(jì)是以FPGA為硬件基礎(chǔ)，并采用了流水線技術(shù)來對(duì)系統(tǒng)的結(jié)構(gòu)改進(jìn)和優(yōu)化。最后通過對(duì)有加速器和無加速器的系統(tǒng)分別做圖像處理，并對(duì)統(tǒng)計(jì)時(shí)間對(duì)比分析。結(jié)果表明經(jīng)過加速改進(jìn)的系統(tǒng)相對(duì)節(jié)約了處理時(shí)間，并能實(shí)時(shí)高效地處理復(fù)雜圖像的邊緣。
關(guān)鍵字：流水線技術(shù) 圖像處理 FPGA

一種可靠的FPGA動(dòng)態(tài)配置方法及實(shí)現(xiàn)

現(xiàn)場(chǎng)可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時(shí)刻實(shí)現(xiàn)不同的功能,多數(shù)場(chǎng)合需要FPGA能夠支持在線動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對(duì)FPGA程序進(jìn)行加密存儲(chǔ)、動(dòng)態(tài)升級(jí)。這里根據(jù)應(yīng)用趨勢(shì)提出了一種基于CPU＋CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
關(guān)鍵字：動(dòng)態(tài)配置 FPGA CPLD

基于Java平臺(tái)的FPGA嵌入式系統(tǒng)設(shè)計(jì)

傳統(tǒng)的嵌入式產(chǎn)品只能實(shí)現(xiàn)某種特定的功能，不能滿足用戶可變的豐富多彩的應(yīng)用需求。為解決這個(gè)問題，本文設(shè)計(jì)并實(shí)現(xiàn)了一種使用Java作為軟件平臺(tái)的基于FPGA的可編程嵌入式系統(tǒng)，以實(shí)現(xiàn)系統(tǒng)對(duì)多種本地應(yīng)用和網(wǎng)絡(luò)的支持。
關(guān)鍵字： Java平臺(tái) JNI FPGA

基于FPGA的雙振蕩電路定時(shí)器設(shè)計(jì)

考慮沖擊環(huán)境下定時(shí)器會(huì)遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設(shè)計(jì)的雙振蕩定時(shí)器。此定時(shí)器能有效地解決爆破作業(yè)中延時(shí)雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時(shí)序比集成芯片更加容易控制。在FPGA實(shí)現(xiàn),該設(shè)計(jì)的定時(shí)精度達(dá)到納秒級(jí),很好地滿足系統(tǒng)性能要求。本方法具有結(jié)構(gòu)簡(jiǎn)單、成本低、可靠性高、精度高等優(yōu)點(diǎn)。
關(guān)鍵字：定時(shí)器納秒級(jí) FPGA

基于歐氏算法的RS硬件解碼方案的FPGA實(shí)現(xiàn)

在通信系統(tǒng)中應(yīng)用廣泛。由于RS碼的譯碼復(fù)雜度高，數(shù)字運(yùn)算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結(jié)構(gòu)分析相結(jié)合的RS硬件解碼方案，適用于FPGA單片實(shí)現(xiàn)，速率高、延遲小、通用性強(qiáng)、使用靈活。筆者在FPGA芯片上實(shí)現(xiàn)了GF（2 8）上符號(hào)速率為50Mbps的流式解碼方案，最大延時(shí)為640ns，參數(shù)可以根據(jù)需要靈活設(shè)置。
關(guān)鍵字： RS編譯碼差錯(cuò)控制編碼技術(shù) FPGA

基于FPGA的嵌入式圖像監(jiān)控系統(tǒng)設(shè)計(jì)

本文主要完成了嵌入式圖像監(jiān)控系統(tǒng)的設(shè)計(jì)，該系統(tǒng)克服了模擬圖像監(jiān)控技術(shù)具有的弊端，在普通家庭、臨時(shí)性作業(yè)場(chǎng)所中具有很強(qiáng)的應(yīng)用前景。這些領(lǐng)域一般對(duì)視頻傳輸指標(biāo)的要求不一定很高，但要求便于攜帶，同時(shí)功耗較小(例如臨時(shí)性場(chǎng)合等)，具有體積小、功耗低、成本低、速度快、穩(wěn)定性好等特點(diǎn)，可以有效地克服傳統(tǒng)的基于計(jì)算機(jī)的監(jiān)控系統(tǒng)的缺點(diǎn)。系統(tǒng)可做為一個(gè)智能部件“嵌入”到各種應(yīng)用系統(tǒng)中，如將其配上網(wǎng)絡(luò)接口接上計(jì)算機(jī)系統(tǒng)，即可構(gòu)成一個(gè)監(jiān)控網(wǎng)絡(luò)系統(tǒng)，是一種相對(duì)獨(dú)立的OEM部件。
關(guān)鍵字：圖像監(jiān)控系統(tǒng) NiosII FPGA

基于FPGA和光纖傳輸?shù)母咚贁?shù)字信號(hào)傳輸

提出一種實(shí)時(shí)數(shù)字化光纖傳輸系統(tǒng)，該系統(tǒng)分為發(fā)送端和接收端。發(fā)送端用A／D轉(zhuǎn)換器將輸入的模擬信號(hào)數(shù)字化，再用FPGA對(duì)數(shù)據(jù)進(jìn)行處理，并通過光纖傳輸。同時(shí)，F(xiàn)PGA還控制A／D轉(zhuǎn)換器的工作。接收端用串行收發(fā)器TLK1501對(duì)接收數(shù)據(jù)進(jìn)行解碼處理，還原有效信號(hào)。實(shí)驗(yàn)表明，該系統(tǒng)實(shí)時(shí)性好、信號(hào)傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強(qiáng)，系統(tǒng)具有可行性和有效性。
關(guān)鍵字：高速數(shù)字信號(hào)傳輸寬帶 FPGA

基于FPGA的違章車輛視頻檢測(cè)系統(tǒng)

近年來，ITS在城市交通管理方面得到了普遍應(yīng)用，在緩解道路交通、防范交通違章及事故發(fā)生等方面獲得了良好的效果。本文針對(duì)ITS應(yīng)用，特別是電子警察系統(tǒng)的應(yīng)用，提出了車輛違章視頻檢測(cè)方案，以適應(yīng)ITS的發(fā)展需求。
關(guān)鍵字：車輛違章檢測(cè) 電子警察 FPGA