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CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

1 引言近年來(lái)，由于微電子學(xué)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來(lái)了巨大的變化。 HDL（hardware description language）硬件描述語(yǔ)言是一種描述電路行為的
關(guān)鍵字： Verilog CPLD FPGA HDL 漢明碼

基于FPGA的Canny算法的硬件加速設(shè)計(jì)

由于Canny算法自身的復(fù)雜性，使得其做邊緣檢測(cè)的處理時(shí)間較長(zhǎng)。針對(duì)這個(gè)問(wèn)題，提出和實(shí)現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計(jì)是以FPGA為硬件基礎(chǔ)，并采用了流水線技術(shù)來(lái)對(duì)系統(tǒng)的結(jié)構(gòu)改進(jìn)和優(yōu)化。最后通過(guò)對(duì)有加速器和無(wú)加速器的系統(tǒng)分別做圖像處理，并對(duì)統(tǒng)計(jì)時(shí)間對(duì)比分析。結(jié)果表明經(jīng)過(guò)加速改進(jìn)的系統(tǒng)相對(duì)節(jié)約了處理時(shí)間，并能實(shí)時(shí)高效地處理復(fù)雜圖像的邊緣。
關(guān)鍵字：流水線技術(shù) 圖像處理 FPGA

一種可靠的FPGA動(dòng)態(tài)配置方法及實(shí)現(xiàn)

現(xiàn)場(chǎng)可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來(lái)越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時(shí)刻實(shí)現(xiàn)不同的功能,多數(shù)場(chǎng)合需要FPGA能夠支持在線動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對(duì)FPGA程序進(jìn)行加密存儲(chǔ)、動(dòng)態(tài)升級(jí)。這里根據(jù)應(yīng)用趨勢(shì)提出了一種基于CPU＋CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
關(guān)鍵字：動(dòng)態(tài)配置 FPGA CPLD

基于Java平臺(tái)的FPGA嵌入式系統(tǒng)設(shè)計(jì)

傳統(tǒng)的嵌入式產(chǎn)品只能實(shí)現(xiàn)某種特定的功能，不能滿足用戶可變的豐富多彩的應(yīng)用需求。為解決這個(gè)問(wèn)題，本文設(shè)計(jì)并實(shí)現(xiàn)了一種使用Java作為軟件平臺(tái)的基于FPGA的可編程嵌入式系統(tǒng)，以實(shí)現(xiàn)系統(tǒng)對(duì)多種本地應(yīng)用和網(wǎng)絡(luò)的支持。
關(guān)鍵字： Java平臺(tái) JNI FPGA

基于FPGA的雙振蕩電路定時(shí)器設(shè)計(jì)

考慮沖擊環(huán)境下定時(shí)器會(huì)遇到的問(wèn)題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設(shè)計(jì)的雙振蕩定時(shí)器。此定時(shí)器能有效地解決爆破作業(yè)中延時(shí)雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時(shí)序比集成芯片更加容易控制。在FPGA實(shí)現(xiàn),該設(shè)計(jì)的定時(shí)精度達(dá)到納秒級(jí),很好地滿足系統(tǒng)性能要求。本方法具有結(jié)構(gòu)簡(jiǎn)單、成本低、可靠性高、精度高等優(yōu)點(diǎn)。
關(guān)鍵字：定時(shí)器納秒級(jí) FPGA

基于歐氏算法的RS硬件解碼方案的FPGA實(shí)現(xiàn)

在通信系統(tǒng)中應(yīng)用廣泛。由于RS碼的譯碼復(fù)雜度高，數(shù)字運(yùn)算量大，常見(jiàn)的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結(jié)構(gòu)分析相結(jié)合的RS硬件解碼方案，適用于FPGA單片實(shí)現(xiàn)，速率高、延遲小、通用性強(qiáng)、使用靈活。筆者在FPGA芯片上實(shí)現(xiàn)了GF（2 8）上符號(hào)速率為50Mbps的流式解碼方案，最大延時(shí)為640ns，參數(shù)可以根據(jù)需要靈活設(shè)置。
關(guān)鍵字： RS編譯碼差錯(cuò)控制編碼技術(shù) FPGA

基于FPGA的嵌入式圖像監(jiān)控系統(tǒng)設(shè)計(jì)

本文主要完成了嵌入式圖像監(jiān)控系統(tǒng)的設(shè)計(jì)，該系統(tǒng)克服了模擬圖像監(jiān)控技術(shù)具有的弊端，在普通家庭、臨時(shí)性作業(yè)場(chǎng)所中具有很強(qiáng)的應(yīng)用前景。這些領(lǐng)域一般對(duì)視頻傳輸指標(biāo)的要求不一定很高，但要求便于攜帶，同時(shí)功耗較小(例如臨時(shí)性場(chǎng)合等)，具有體積小、功耗低、成本低、速度快、穩(wěn)定性好等特點(diǎn)，可以有效地克服傳統(tǒng)的基于計(jì)算機(jī)的監(jiān)控系統(tǒng)的缺點(diǎn)。系統(tǒng)可做為一個(gè)智能部件“嵌入”到各種應(yīng)用系統(tǒng)中，如將其配上網(wǎng)絡(luò)接口接上計(jì)算機(jī)系統(tǒng)，即可構(gòu)成一個(gè)監(jiān)控網(wǎng)絡(luò)系統(tǒng)，是一種相對(duì)獨(dú)立的OEM部件。
關(guān)鍵字：圖像監(jiān)控系統(tǒng) NiosII FPGA

基于FPGA和光纖傳輸?shù)母咚贁?shù)字信號(hào)傳輸

提出一種實(shí)時(shí)數(shù)字化光纖傳輸系統(tǒng)，該系統(tǒng)分為發(fā)送端和接收端。發(fā)送端用A／D轉(zhuǎn)換器將輸入的模擬信號(hào)數(shù)字化，再用FPGA對(duì)數(shù)據(jù)進(jìn)行處理，并通過(guò)光纖傳輸。同時(shí)，F(xiàn)PGA還控制A／D轉(zhuǎn)換器的工作。接收端用串行收發(fā)器TLK1501對(duì)接收數(shù)據(jù)進(jìn)行解碼處理，還原有效信號(hào)。實(shí)驗(yàn)表明，該系統(tǒng)實(shí)時(shí)性好、信號(hào)傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強(qiáng)，系統(tǒng)具有可行性和有效性。
關(guān)鍵字：高速數(shù)字信號(hào)傳輸寬帶 FPGA

基于FPGA的違章車輛視頻檢測(cè)系統(tǒng)

近年來(lái)，ITS在城市交通管理方面得到了普遍應(yīng)用，在緩解道路交通、防范交通違章及事故發(fā)生等方面獲得了良好的效果。本文針對(duì)ITS應(yīng)用，特別是電子警察系統(tǒng)的應(yīng)用，提出了車輛違章視頻檢測(cè)方案，以適應(yīng)ITS的發(fā)展需求。
關(guān)鍵字：車輛違章檢測(cè) 電子警察 FPGA

基于FPGA的慢門限恒虛警處理電路設(shè)計(jì)及其仿真

雷達(dá)信號(hào)的檢測(cè)多是在干擾背景下進(jìn)行，如何從干擾中提取目標(biāo)信號(hào)，不僅要求有一定的信噪比，而且必需有恒虛警處理設(shè)備。恒虛警處理是雷達(dá)信號(hào)處理的重要組成部分，慢門限恒虛警處理主要是針對(duì)接收機(jī)熱噪聲，文中介紹一種基于FPGA嵌入式設(shè)計(jì)的慢門限恒虛警處理電路，給出了仿真模型及仿真結(jié)果，并已將其用于某檢測(cè)器中，取得了良好的經(jīng)濟(jì)效益。
關(guān)鍵字：慢門限恒虛警處理電路內(nèi)部噪聲 FPGA

基于Xilinx FPGA的DCM動(dòng)態(tài)重配置方法研究及實(shí)現(xiàn)

介紹了Xilinx FPGA中DCM的結(jié)構(gòu)和相關(guān)特性，提出了一種基于Xilinx FPGA的DCM動(dòng)態(tài)重配置的原理方法，并給出了一個(gè)具體的實(shí)現(xiàn)系統(tǒng)。系統(tǒng)僅通過(guò)外部和Xilinx XC4VFX100相連的少數(shù)控制線，就可以在輸入100 MHz時(shí)鐘源的條件下，對(duì)DCM進(jìn)行50～300 MHz范圍內(nèi)準(zhǔn)確、快速地變頻。本設(shè)計(jì)系統(tǒng)具有接口簡(jiǎn)單、實(shí)時(shí)性強(qiáng)、穩(wěn)定性高等特點(diǎn)，目前已成功應(yīng)用到某星載系統(tǒng)中。
關(guān)鍵字： DCM配置時(shí)鐘源 FPGA

并行CRC算法在FPGA上的實(shí)現(xiàn)

循環(huán)冗余碼校驗(yàn)CRC（Cyclic Redundancy Check）廣泛用于通訊領(lǐng)域和數(shù)據(jù)存儲(chǔ)的數(shù)據(jù)檢錯(cuò)?；贔PGA在通訊領(lǐng)域和數(shù)據(jù)存儲(chǔ)的應(yīng)用越來(lái)越廣泛,CRC的編碼解碼模塊已經(jīng)是FPGA上的常用模塊了。采用超前位計(jì)算實(shí)現(xiàn)CRC在FPGA上的并行運(yùn)算,通過(guò)實(shí)際應(yīng)用證明該算法能有效實(shí)現(xiàn)硬件的速度與資源合理平衡。
關(guān)鍵字：數(shù)據(jù)檢錯(cuò) CRC FPGA

基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)

提出了一種基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)。該系統(tǒng)對(duì)采集到的模擬或數(shù)字信號(hào)進(jìn)行存儲(chǔ)、處理和邏輯分析。通過(guò)FPGA控制數(shù)據(jù)單次或連續(xù)采集、緩沖，通過(guò)PCI總線將緩沖區(qū)數(shù)據(jù)轉(zhuǎn)移到硬盤管理卡，由硬盤管理卡將數(shù)據(jù)存入海量硬盤。
關(guān)鍵字：虛擬邏輯分析儀 PCI總線 FPGA

基于FPGA的ISA總線／MMи總線接口轉(zhuǎn)換設(shè)計(jì)

某型導(dǎo)彈測(cè)試設(shè)備控制總線為通用的ISA總線，而通信接口總線為非標(biāo)準(zhǔn)的MMи總線。在此以FPGA為核心設(shè)計(jì)了一種ISA總線／MMи總線轉(zhuǎn)換電路，該電路可以完成2種制式的數(shù)據(jù)和控制指令轉(zhuǎn)換。給出了轉(zhuǎn)換電路原理框圖、FPGA配置電路和地址比較電路原理圖。實(shí)驗(yàn)結(jié)果表明該電路具有轉(zhuǎn)換數(shù)據(jù)準(zhǔn)確，工作可靠等優(yōu)點(diǎn)。實(shí)際應(yīng)用表明，該電路完全能達(dá)到測(cè)試設(shè)備的要求。
關(guān)鍵字： MMи總線測(cè)試設(shè)備 FPGA

基于ARM和FPGA的服務(wù)機(jī)器人運(yùn)動(dòng)控制系統(tǒng)研究

介紹了一種基于ARM和FPGA的嵌入式控制系統(tǒng)，該系統(tǒng)既能獨(dú)立運(yùn)行又能在計(jì)算機(jī)輔助下運(yùn)行，是一種兼具柔性和開(kāi)放性的系統(tǒng)。利用ARM的強(qiáng)大的數(shù)據(jù)流轉(zhuǎn)換功能和FPGA的快速配置能力，實(shí)現(xiàn)硬件可重構(gòu)。給出了系統(tǒng)的總體結(jié)構(gòu)、ARM和FPGA之間的通信設(shè)計(jì)，重點(diǎn)給出了基于NiosII的嵌入式可重構(gòu)底層控制設(shè)計(jì)，PWM功能模塊在FPGA上的實(shí)現(xiàn)。設(shè)計(jì)的系統(tǒng)集成度高、靈活。實(shí)驗(yàn)表明系統(tǒng)具有高可靠性，能滿足服務(wù)機(jī)器人外圍器件多樣性控制的要求。ARM和FPGA不僅可以并行運(yùn)行處理數(shù)據(jù)，其之間又可以互相通信，實(shí)現(xiàn)了系統(tǒng)的擴(kuò)展
關(guān)鍵字：硬件可重構(gòu) NiosII FPGA