multi-pll 文章進(jìn)入multi-pll技術(shù)社區(qū)

基于onsemi NCP1618多模式PFC 500W設(shè)計(jì)方案

近年來隨著應(yīng)用技術(shù)不斷推陳出新，造就終端應(yīng)用的功率需求越來越大，例如:5G網(wǎng)通電源供應(yīng)器、ATX/Gaming電源供應(yīng)器等等，功率消耗大于一程度時電源供應(yīng)器就要有功率因數(shù)校正(Power Factor Correction, PFC)的功能，以歐盟EN61000-3-2規(guī)范要求，所有電子產(chǎn)品輸入功率大于75W時，其電源供應(yīng)都需要有功率因數(shù)校正的機(jī)能。另外，在規(guī)格要求也越來越嚴(yán)苛，以往可能只要求滿載下效率與功率因數(shù)PF值等，目前會要求在某負(fù)載范圍下效率都要達(dá)到一定的程度，且PF值也要達(dá)到一定的數(shù)
關(guān)鍵字： onsemi power 安森美 NCP1618 Multi-mode PFC ATX power Gaming power Networking 電競電源網(wǎng)通電源

從概念到關(guān)鍵指標(biāo)，一文弄清PLL頻率合成器那些事

因鎖相環(huán)可以實(shí)現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當(dāng)輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當(dāng)輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。什么是PL
關(guān)鍵字： PLL

羅德與施瓦茨率先推出CTIA授權(quán)的支持多到達(dá)角功能的5G FR2毫米波測試系統(tǒng)

羅德與施瓦茨公司與美國CTIA協(xié)會合作，研發(fā)并認(rèn)證了截至目前業(yè)內(nèi)首套具有多到達(dá)角度功能（multi-AoA）的測試系統(tǒng)，該系統(tǒng)將用于CTIA 的OTA性能認(rèn)證測試。該解決方案以一致性測試系統(tǒng)R&S TS8980為基礎(chǔ)，同時還集成了R&S CMX500 5G綜測儀以及R&S ATS1800M 毫米波(FR2)暗室。R&S TS8980一致性測試系統(tǒng)已被CTIA協(xié)會授權(quán)用于OTA性能認(rèn)證。5G NR 毫米波技術(shù)將融入更復(fù)雜波束賦形、復(fù)雜的天線陣列系統(tǒng)和新的可用通信頻譜等技術(shù)。就
關(guān)鍵字：羅德與施瓦茨 CTIA 多到達(dá)角度 multi-AoA 5G FR2毫米波測試

微波頻率合成器提供多倍頻程覆蓋范圍和出色的相位噪聲性能

簡介市場對更高帶寬和更高數(shù)據(jù)速率的需求日益增加，系統(tǒng)頻率和調(diào)制速率要求不斷提高。隨著曾經(jīng)用于軍事和國防領(lǐng)域的應(yīng)用進(jìn)入消費(fèi)市場，低功耗變得至關(guān)重要。在滿足這些要求的同時，還需要保證：不會犧牲電氣性能或功能。為了滿足這些要求，除了改善進(jìn)信噪比(SNR)、誤碼率(BER)和用戶熟悉的優(yōu)質(zhì)服務(wù)外，還必須改善本地振蕩器(LO)的相位噪聲。?新推出的?ADF5610?是一款集成式鎖相環(huán)(PLL)和壓控振蕩器(VCO)，充分體現(xiàn)了ADI致力于解決這些問題最終取得的成果。頻率覆蓋范圍ADF5
關(guān)鍵字： SNR LO VCO LUT PLL

驅(qū)動高壓鎖相環(huán)頻率合成器電路的VCO

鎖相環(huán)(PLL)電路是由壓控振蕩器(VCO)和鑒相器組成的反饋系統(tǒng)，振蕩器信號跟蹤施加的頻率或相位調(diào)制信號是否具有正確的頻率和相位。需要從固定低頻率信號生成穩(wěn)定的高輸出頻率時，或者需要頻率快速變化時，都可以使用PLL。典型應(yīng)用包括采用高頻率、電信和測量技術(shù)實(shí)現(xiàn)濾波、調(diào)制和解調(diào)，以及實(shí)現(xiàn)頻率合成。圖1所示為基于PLL的頻率合成器框圖。VCO生成輸出信號。通過PLL將其保持在設(shè)定頻率，并鎖定到基準(zhǔn)頻率。基準(zhǔn)頻率通常由非常精準(zhǔn)的石英振蕩器提供。在鎖相環(huán)電路的反饋路徑部分，在鑒相器前通過分頻器提供可調(diào)的VCO分頻
關(guān)鍵字： VCO PLL

微電網(wǎng)模擬系統(tǒng)

系統(tǒng)采用三相半橋拓?fù)?，以STM32F407ZET6單片機(jī)為主從控制器，主控制器在dq坐標(biāo)下進(jìn)行控制實(shí)現(xiàn)三相穩(wěn)壓輸出，從控制器采用主從均流控制實(shí)現(xiàn)兩臺三相逆變器的電流分配，采用三相同步鎖相環(huán)(SRP-PLL)。逆變器單獨(dú)工作時，輸出交流母線電壓為24.01 V，頻率為49.99 Hz，總諧波畸變率為1.63%，系統(tǒng)整體效率為92.33%，負(fù)載調(diào)整率為0.12%。逆變器并聯(lián)工作時，系統(tǒng)實(shí)現(xiàn)了兩臺逆變器輸出功率比可調(diào)，輸出線電流折算值誤差最大值為0.06 A，并聯(lián)工作負(fù)載調(diào)整率為0.21%。此外，系統(tǒng)具有友好的
關(guān)鍵字：三相逆變器主從均流 SPF-PLL 201809

PLL設(shè)計(jì)注意事項(xiàng)----之電源設(shè)計(jì)

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán),用來統(tǒng)一整合時脈訊號,使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。鎖相環(huán)通常由鑒相器(PD)、
關(guān)鍵字： PLL 振蕩器 DCDC

如何確保頻率的準(zhǔn)確測量

　　功率分析儀在測試時出現(xiàn)的數(shù)據(jù)跳動、效率異常等現(xiàn)象，很多時候與信號的頻率是否準(zhǔn)確測量有著很大的關(guān)系，本文就對頻率測量的重要性進(jìn)行分析，希望能幫助大家進(jìn)行更準(zhǔn)確的測量。　　首先我們來看看為什么頻率的測量對其他參數(shù)會造成如此大的影響?！　⊥皆吹倪x擇　　用過功率分析儀的工程師一定會記得，在對儀器進(jìn)行設(shè)置的時候，一個叫“同步源”的設(shè)置選項(xiàng)，該選項(xiàng)包括了各個測試通道的電壓和電流，工程師可以自主來進(jìn)行選擇。該選項(xiàng)的選擇對直流信號測試影響不大，但對交流信號的測試會有很大的影響。原因是因?yàn)槿绻涣餍盘枩y量數(shù)據(jù)的間隔如
關(guān)鍵字： PLL 頻率

常用射頻模塊電路推薦布局方案

　　1 頻綜布局　　單頻綜布局。通常采取如圖形狀進(jìn)行布局：左臂支為參考頻率源及鎖相環(huán)控制電路，右臂支為壓控制振蕩器(VCO)輸出隔離放大電路。中部環(huán)狀為鎖相環(huán)(PLL)　　乒乓切換式頻綜布局，又叫音叉式布局：音叉的兩臂為對稱兩個 PLL 頻綜，臂交匯點(diǎn)為開關(guān)切換裝置。公共臂為切換后輸出放大兩路?！　《嗤ǖ朗瞻l(fā)接收機(jī)或者發(fā)射機(jī)本振電平分配電路布局：對稱樹狀布局?！　? 混頻器(MIXER)電路布局　　混頻電路又稱上下變頻電路，是發(fā)射機(jī)和超外差式接收機(jī)的重要組成部分，是一種典型的頻譜搬移電路。對于接收機(jī)來講，
關(guān)鍵字：射頻，PLL

FPGA學(xué)習(xí)：PLL分頻計(jì)數(shù)的LED閃爍實(shí)例

　　如圖8.17所示，本實(shí)例將用到FPGA內(nèi)部的PLL資源，輸入FPGA引腳上的25MHz時鐘，配置PLL使其輸出4路分別為12.5MHz、25MHz、50MHz和100MHz的時鐘信號，這4路時鐘信號又分別驅(qū)動4個不同位寬的計(jì)數(shù)器不停的計(jì)數(shù)工作，這些計(jì)數(shù)器的最高位最終輸出用于控制4個不同的LED亮滅。由于這4個時鐘頻率都有一定的倍數(shù)關(guān)系，所以我們也很容易通過調(diào)整合理的計(jì)數(shù)器位寬，達(dá)到4個LED閃爍一致的控制?！　?nbsp; 　　cy4.v模塊代碼解析　　先來看cy4.v模塊的
關(guān)鍵字： FPGA PLL

希捷發(fā)布Multi-Actuator多讀寫臂技術(shù)：提高讀寫性能

　　隨著大數(shù)據(jù)云計(jì)算的發(fā)展需求，大規(guī)模數(shù)據(jù)中心不僅對于硬盤容量的需求日增，對于硬盤讀寫性能的需求更為迫切。為了緩解這些壓力，希捷Seagate發(fā)布了全新Multi-Actuator多讀寫臂電機(jī)技術(shù)，通過兩組磁頭獨(dú)立讀寫的方式，可大幅提高HDD硬盤的讀寫性能，讓讀寫速度能夠追上磁錄密度的提升。　　　　近日Seagate通過官方博文發(fā)布了Multi Actuator Technology多讀寫臂技術(shù)，終于為硬盤內(nèi)部結(jié)構(gòu)帶來些許變化。傳統(tǒng)硬盤無論具備多少用來儲存資料的盤片，每片盤片的
關(guān)鍵字：希捷 Multi-Actuator

寬帶低誤差矢量幅度(EVM)直接變頻發(fā)射機(jī)原理圖

寬帶低誤差矢量幅度(EVM)直接變頻發(fā)射機(jī)原理圖-本電路為寬帶直接變頻發(fā)射機(jī)模擬部分的完整實(shí)現(xiàn)方案（模擬基帶輸入、RF輸出）。通過使用鎖相環(huán)（PLL）和寬帶集成電壓控制振蕩器（VCO），本電路支持500 MHz至4.4 GHz范圍內(nèi)的RF頻率。對來自PLL本振（LO）進(jìn)行諧波濾波，確保提供出色的正交精度、邊帶抑制和低EVM。
關(guān)鍵字： VCO PLL ADI 變頻發(fā)射機(jī)

利用可編程振蕩器增強(qiáng)FPGA應(yīng)用

利用可編程振蕩器增強(qiáng)FPGA應(yīng)用-可編程時鐘振蕩器用作FPGA系統(tǒng)的時序參考，可提供一系列優(yōu)勢。其中首要優(yōu)勢是為了實(shí)現(xiàn)時鐘樹優(yōu)化而進(jìn)行高分辨率頻率選擇時所帶來的設(shè)計(jì)靈活性，另一個巨大優(yōu)勢是具有可以減少電磁干擾（EMI）的擴(kuò)頻調(diào)制功能。
關(guān)鍵字： DLL PLL FPGA

PLL和DLL：都是鎖相環(huán)，區(qū)別在哪里？

PLL和DLL：都是鎖相環(huán)，區(qū)別在哪里？-一般在altera公司的產(chǎn)品上出現(xiàn)PLL的多，而xilinux公司的產(chǎn)品則更多的是DLL，開始本人也以為是兩個公司的不同說法而已，后來在論壇上見到有人在問兩者的不同，細(xì)看下，原來真是兩個不一樣的家伙。
關(guān)鍵字：鎖相環(huán) DLL PLL

PLL鎖相環(huán)的特性、應(yīng)用與其基本工作過程

PLL鎖相環(huán)的特性、應(yīng)用與其基本工作過程-PLL（Phase Locked Loop），也稱為鎖相環(huán)路（PLL）或鎖相環(huán)，它能使受控振蕩器的頻率和相位均與輸入?yún)⒖夹盘柋３滞?，稱為相位鎖定，簡稱鎖相。
關(guān)鍵字： pll 鎖相環(huán)