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C波段寬帶捷變頻率綜合器設計
- 摘要：本文介紹了一種C波段寬帶捷變頻率綜合器的設計方法，采用直接數(shù)字頻率合成器(DDS)實現(xiàn)頻率捷變，采用倍頻鏈路擴展輸出帶寬，通過與鎖相環(huán)(PLL)合成產生的本振信號混頻將輸出頻率搬移到C波段。論述了DDS時鐘電路、倍頻鏈路以及混頻部分的設計方法，并給出了達到的主要技術指標和測試結果。 引言 頻率合成器是現(xiàn)代通訊系統(tǒng)必不可少的關鍵電路， 是電子系統(tǒng)的主要信號源，是決定電子系統(tǒng)性能的關鍵設備。隨著系統(tǒng)對頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個數(shù)的要求越來越高，高穩(wěn)定、低相位噪聲、
- 關鍵字： 變頻率綜合器 DDS PLL C波段 合成器 201410
基于FPGA的任意分頻器設計
- 1、前言 分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(huán)(如Altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者這種方式只消耗不多的邏輯單元就可以達到對時鐘的操作目的。 2、整數(shù)倍分頻器的設計 2.1 偶數(shù)倍分頻 偶數(shù)倍分頻器的實現(xiàn)非常簡單，只需要一個計數(shù)器進行計數(shù)就能實現(xiàn)。如需要N分頻
- 關鍵字： FPGA 分頻器 PLL
Silicon Labs推出業(yè)界最低抖動的時鐘系列產品
- 高性能模擬與混合信號IC領導廠商Silicon Labs(芯科實驗室有限公司)今日宣布針對高速網絡、通信和數(shù)據中心等當今互聯(lián)網基礎設施的根基，推出業(yè)界最高頻率靈活性和領先抖動性能的時鐘解決方案。Silicon Labs的新一代Si534x“片上時鐘樹“系列產品包括高性能時鐘發(fā)生器和高集成度Multi-PLL抖動衰減器。這些單芯片、超低抖動時鐘芯片整合了時鐘合成與抖動衰減功能，設計旨在減少光傳輸網絡、無線基礎設施、寬帶接入/匯聚、電信級以太網、測試和測量以及企業(yè)和數(shù)據中心設備(包
- 關鍵字： Silicon Labs Multi-PLL 時鐘
探討如何為定時應用選擇合適的PLL振蕩器
- 十幾年前，頻率控制行業(yè)推出了基于鎖相環(huán)(PLL)的振蕩器，這是一項開拓性創(chuàng)新技術，采用了傳統(tǒng)晶體振蕩器(XO)所沒有的多項特性。憑借內部時鐘合成器IC技術，基于PLL的XO可編程來支持更寬廣的頻率范圍。這一突破消除了為在特定頻率實現(xiàn)共振而切割和加工石英所需的材料加工工藝步驟。這一創(chuàng)新也使得對基于PLL的XO進行頻率編程成為可能并且實現(xiàn)極短交貨周期。 鑒于傳統(tǒng)振蕩器交貨周期可能接近14周或更長，許多硬件設計人員渴望利用可編程振蕩器獲得顯著的交貨周期優(yōu)勢。不幸的是，嚴重的問題發(fā)生了。一些已經從傳統(tǒng)X
- 關鍵字： 振蕩器 PLL SoC
Silicon Labs推出業(yè)界最低抖動的時鐘系列產品
- 高性能模擬與混合信號IC領導廠商Silicon Labs今日宣布針對高速網絡、通信和數(shù)據中心等當今互聯(lián)網基礎設施的根基，推出業(yè)界最高頻率靈活性和領先抖動性能的時鐘解決方案。Silicon Labs的新一代Si534x“片上時鐘樹“系列產品包括高性能時鐘發(fā)生器和高集成度Multi-PLL抖動衰減器。這些單芯片、超低抖動時鐘芯片整合了時鐘合成與抖動衰減功能，設計旨在減少光傳輸網絡、無線基礎設施、寬帶接入/匯聚、電信級以太網、測試和測量以及企業(yè)和數(shù)據中心設備(包括邊緣路由器、交換機、
- 關鍵字： Silicon Labs Si534x Multi-PLL
ADIsimPE確立電路速度、精度和虛擬原型開發(fā)標準
- Analog Devices, Inc.(ADI)，全球領先的高性能信號處理解決方案提供商，最近推出了ADIsimPE?(個人版)仿真器，此款仿真器適合線性和混合信號應用，能夠進行虛擬原型開發(fā)，以滿足資源有限且要求產品快速上市的客戶的需求。ADIsimPE由SIMetrix/SIMPLIS?仿真器供電，它使用SIMetrix SPICE仿真線性電路，如精密基準電壓源、運算放大器和線性調節(jié)器以及SIMPLIS(分段線性系統(tǒng)仿真)，從而高速分析PLL之類的非線性電路并且能夠切換電源
- 關鍵字： Analog Devices ADIsimPower PLL
ADI發(fā)布三款全新的鎖相環(huán)(PLL)器件
- Analog Devices, Inc. (NASDAQ:ADI)近日發(fā)布三款全新的鎖相環(huán)(PLL)器件ADF5355/ADF4355-2/ADF4155，其中一款具有業(yè)界最寬的頻率覆蓋范圍和最低的壓控振蕩器(VCO)相位噪聲，且在單個器件中實現(xiàn)這些性能。ADF5355 PLL具有同類最寬的55 MHz至14 GHz頻譜范圍;而ADF4355-2 PLL的頻譜范圍為55 MHz至4.4 GHz。這些器件可供需要單片高性能寬帶頻率合成器的RF和微波通信系統(tǒng)設計人員使用。這兩款PLL均集成超低相位噪聲VC
- 關鍵字： ADI PLL ADF5355
IC時鐘分配系統(tǒng)中的PLL
- 相位噪聲源： 振蕩器的單邊帶相位噪聲主要特性通常如圖5所示，該相位噪聲(單位：dBc/Hz)在對數(shù)尺度上被繪制成偏移頻率f0的函數(shù)。 實際曲線近似由一系列區(qū)間構成，每一區(qū)間的斜率為1/fx，其中X=0表示白相位噪聲區(qū)間，即此時曲線斜率為0dB/decade。當X=1時，相位噪聲區(qū)間則稱為閃爍相位噪聲，其斜率為-20dB/decade。依此類推，其它區(qū)間則對應更大的X值。X值越大的區(qū)間與載波頻率越接近。 圖6所示為PLL時鐘發(fā)生器中相位噪聲的曲線圖。需要注意的是，本圖與前述圖5中所示的
- 關鍵字： IC時鐘 PLL 噪聲 振蕩器 相位抖動
IC時鐘分配系統(tǒng)中的鎖相環(huán)
- 我們在本系列文章的前一部分[鏈接]已經討論了鎖相環(huán)(PLL)的應用以及在時鐘分配系統(tǒng)中，PLL相對于傳統(tǒng)振蕩器的優(yōu)勢。接下來我們將會闡述基于PLL的時鐘分配系統(tǒng)的重要參數(shù)，這些參數(shù)都是設計時必須考慮的。例如，在實踐過程中，時鐘的準確時序對所有分配系統(tǒng)而言都非常重要。如果時鐘位置偏差范圍大，則可能會導致系統(tǒng)發(fā)生故障。時域中的這些偏差被稱為“抖動”。此外，抖動又分多個類別，譬如周期性抖動、周期間抖動、RMS抖動、長期抖動以及相位抖動。在本章節(jié)，我們將重點闡述“相位抖動&
- 關鍵字： IC時鐘 PLL 噪聲 振蕩器 相位抖動
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