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基于CPLD的多DSP及FPGA遠(yuǎn)程加載設(shè)計(jì)
- 摘要：介紹了一種以CPLD為基礎(chǔ)的對多DSP和FPCA芯片實(shí)現(xiàn)程序遠(yuǎn)程更新、加載的設(shè)計(jì)方法。詳細(xì)分析了軟硬件架構(gòu)及具體實(shí)施方案，對以DSP+FPCA為架構(gòu)的信號處理模塊實(shí)現(xiàn)遠(yuǎn)程更新、加載，有重要的使用價(jià)值。
關(guān)鍵詞：遠(yuǎn)程 - 關(guān)鍵字： CPLD FPGA DSP 遠(yuǎn)程加載
FPGA/CPLD中常見模塊設(shè)計(jì)精華集錦（一）
- 一、智能全數(shù)字鎖相環(huán)的設(shè)計(jì) 1 引言 數(shù)字鎖相環(huán)路已在數(shù)字通信、無線電電子學(xué)及電力系統(tǒng)自動(dòng)化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整
- 關(guān)鍵字： FPGA CPLD 模塊設(shè)計(jì) 集錦
基于FPGA的數(shù)字激光自動(dòng)功率控制系統(tǒng)設(shè)計(jì)
- 摘要：半導(dǎo)體激光器的自動(dòng)功率控制是解決激光器閾值漂移的重要手段，本文設(shè)計(jì)了一個(gè)基于FPGA的數(shù)字激光自動(dòng)功率控制系統(tǒng)，該控制系統(tǒng)主要由光電檢測、A／D轉(zhuǎn)換、SOC控制、APC判定、PWM反饋輸出及低通濾波幾個(gè)部分組成
- 關(guān)鍵字： FPGA 數(shù)字激光 自動(dòng)功率控制 系統(tǒng)設(shè)計(jì)
基于遺傳算法的組合邏輯電路設(shè)計(jì)的FPGA實(shí)現(xiàn)
- 摘要：基于遺傳算法的組合邏輯電路的自動(dòng)設(shè)計(jì)，依據(jù)給出的真值表，利用遺傳算法自動(dòng)生成符合要求的組合邏輯電路。由于遺傳算法本身固有的并行性，采用軟件實(shí)現(xiàn)的方法在速度上往往受到本質(zhì)是串行計(jì)算的計(jì)算機(jī)制約，因
- 關(guān)鍵字： FPGA 算法 電路設(shè)計(jì) 組合邏輯
Altera發(fā)布最新版Quartus II開發(fā)軟件
- Altera公司(Nasdaq: ALTR)日前發(fā)布業(yè)界成熟可靠的最新版Quartus? II開發(fā)軟件——對于FPGA設(shè)計(jì)，性能和效能在業(yè)界首屈一指的軟件。Quartus II軟件12.0版進(jìn)一步提高了用戶的效能和性能優(yōu)勢，例如，對于高性能28-nm設(shè)計(jì)，編譯時(shí)間縮短了4倍。其他更新包括擴(kuò)展28-nm器件支持，初次支持Altera SoC FPGA，增強(qiáng)Qsys系統(tǒng)集成和DSP Builder工具，以及經(jīng)過改進(jìn)的知識(shí)產(chǎn)權(quán)(IP)內(nèi)核等。
- 關(guān)鍵字： Altera FPGA Quartus
Xilinx攜手科通啟動(dòng)Zynq-7000 EPP全國6地巡回專題研討會(huì)
- 自賽靈思Zynq?-7000 EPP系列平臺(tái)發(fā)布以來，其強(qiáng)大靈活的處理能力便受到廣大嵌入式工程師的矚目，為了早日將這一創(chuàng)新產(chǎn)品引入本土設(shè)計(jì)，科通集團(tuán)現(xiàn)正式宣布聯(lián)手All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX)聯(lián)合宣布將在全國六大城市舉辦“2012年賽靈思&科通全球首款可擴(kuò)展處理平臺(tái)—Zynq?-7000系列專題研討會(huì)”。6月 19日該研討會(huì)將從武漢拉開帷幕，之后覆蓋上海、北京、成都、深圳、廣州。
- 關(guān)鍵字： 賽靈思 FPGA Zynq-7000
使用LabVIEW FPGA模塊設(shè)計(jì)IP核
- 對于利用LabVIEW FPGA實(shí)現(xiàn)RIO目標(biāo)平臺(tái)上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計(jì)構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊?；谝呀?jīng)驗(yàn)證的設(shè)計(jì)進(jìn)行代碼模塊開發(fā)，將使現(xiàn)有IP在未來應(yīng)
- 關(guān)鍵字： LabVIEW FPGA IP核 模塊設(shè)計(jì)
基于FPGA實(shí)現(xiàn)DSP與Rapid IO網(wǎng)絡(luò)互聯(lián)系統(tǒng)
- 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
- 關(guān)鍵字： DSP FPGA Rapid網(wǎng)絡(luò)
基于FPGA設(shè)計(jì)DSP的實(shí)踐與改進(jìn)設(shè)計(jì)
- 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
- 關(guān)鍵字： DSP FPGA matlab Simulink環(huán)境
采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計(jì)及FPGA仿真
- 采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計(jì)及FPGA仿真,針對目前國內(nèi)SDH系統(tǒng)中還沒有一個(gè)專門的E1分接復(fù)用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計(jì)的新型設(shè)計(jì)方法及其FPGA實(shí)現(xiàn)。并給出了用Xilinx FoundaTIon tools EDA軟件設(shè)計(jì)的電路
- 關(guān)鍵字： 設(shè)計(jì) FPGA 仿真 系統(tǒng) SDH VHDL 復(fù)用器 采用
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