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          HDL編碼風(fēng)格與編碼指南

          • 第一部分:說(shuō)明 1.準(zhǔn)則的重要程度分三個(gè)層次:   好的經(jīng)驗(yàn) -- 表明這條規(guī)則是一般情況下比較好的經(jīng)驗(yàn),在大多數(shù)的情況下要遵循,在特殊情況下可以突破這一規(guī)則。   推薦 -- 推薦這一規(guī)則,在遵循這一規(guī)則的條件下,一般不會(huì)出現(xiàn)問(wèn)題;   強(qiáng)烈推薦 -- 表示嚴(yán)格規(guī)定,除非出現(xiàn)特別特殊的情況,否則要嚴(yán)格遵守?!? 2.斜體部分一般表明不按照規(guī)則執(zhí)行,會(huì)出現(xiàn)的問(wèn)題和現(xiàn)象,或一些相關(guān)注釋。  3.版本及修訂工作    姓名 徐欣,孫廣富   修訂 規(guī)范的最初發(fā)布   日期 2002-6-30
          • 關(guān)鍵字: HDL  編碼風(fēng)格  編碼指南  嵌入式  

          關(guān)于學(xué)習(xí)verilog

          • 規(guī)范很重要   工作過(guò)的朋友肯定知道,公司里是很強(qiáng)調(diào)規(guī)范的,特別是對(duì)于大的設(shè)計(jì)(無(wú)論軟件還是硬件),不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的。邏輯設(shè)計(jì)也是這樣:如果不按規(guī)范做的話,過(guò)一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò),回頭再看自己寫的代碼,估計(jì)很多信號(hào)功能都忘了,更不要說(shuō)檢錯(cuò)了;如果一個(gè)項(xiàng)目做了一半一個(gè)人走了,接班的估計(jì)得從頭開始設(shè)計(jì);如果需要在原來(lái)的版本基礎(chǔ)上增加新功能,很可能也得從頭來(lái)過(guò),很難做到設(shè)計(jì)的可重用性。   在邏輯方面,我覺(jué)得比較重要的規(guī)范有這些:   1.設(shè)計(jì)必須文檔化。要將設(shè)計(jì)思路,詳細(xì)實(shí)現(xiàn)等寫入文檔,然
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          東南大學(xué)Verilog講義

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          • 關(guān)鍵字: verilog  講義  

          使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

          • 介紹了SDRAM的特點(diǎn)和工作原理,提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法,使用該方法實(shí)現(xiàn)的控制器可非常方便地對(duì)SDRAM進(jìn)行控制。
          • 關(guān)鍵字: Verilog  SDRAM  FPGA  控制器    

          使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器(圖)

          • 使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器(圖) 摘 要:介紹了SDRAM的特點(diǎn)和工作原理,提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法,使用該方法實(shí)現(xiàn)的控制器可非常方便地對(duì)SDRAM進(jìn)行控制。關(guān)鍵詞:SDRAM;控制器;Verilog;狀態(tài)機(jī) 引言---在基于FPGA的圖象采集顯示系統(tǒng)中,常常需要用到大容量、高速度的存儲(chǔ)器。而在各種隨機(jī)存儲(chǔ)器件中,SDRAM的價(jià)格低、體積小、速度快、容量大,是比較理想的器件。但SDRAM的控制邏輯比較復(fù)雜,對(duì)時(shí)序要
          • 關(guān)鍵字: Verilog  存儲(chǔ)器  

          基于異步FIFO實(shí)現(xiàn)不同時(shí)鐘域間數(shù)據(jù)傳遞的設(shè)計(jì)

          • 摘    要:數(shù)據(jù)流在不同時(shí)鐘域間的傳遞一直是集成電路芯片設(shè)計(jì)中的一個(gè)重點(diǎn)問(wèn)題。本文通過(guò)采用異步FIFO的方式給出了這個(gè)問(wèn)題的一種解決方法,并采用Verilog 硬件描述語(yǔ)言通過(guò)前仿真和邏輯綜合完成設(shè)計(jì)。 關(guān)鍵詞:異步FIFO;時(shí)鐘域;Verilog引言當(dāng)今集成電路設(shè)計(jì)的主導(dǎo)思想之一就是設(shè)計(jì)同步化,即對(duì)所有時(shí)鐘控制器件(如觸發(fā)器、RAM等)都采用同一個(gè)時(shí)鐘來(lái)控制。但在實(shí)際的應(yīng)用系統(tǒng)中,實(shí)現(xiàn)完全同步化的設(shè)計(jì)非常困難,很多情況下不可避免地要完成數(shù)據(jù)在不同時(shí)鐘域間的傳遞(如高速模塊
          • 關(guān)鍵字: Verilog  時(shí)鐘域  異步FIFO  

          硬件描述語(yǔ)言HDL的現(xiàn)狀與發(fā)展

          • 從數(shù)字系統(tǒng)設(shè)計(jì)的性質(zhì)出發(fā),結(jié)合目前迅速發(fā)展的芯片系統(tǒng),比較、研究各種硬件描述語(yǔ)言。
          • 關(guān)鍵字: HDL  硬件描述語(yǔ)言  發(fā)展    
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          verilog hdl介紹

          Verilog HDL是一種硬件描述語(yǔ)言(HDL:Hardware Discription Language),是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言,用它可以表示邏輯電路圖、邏輯表達(dá)式,還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。   Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言,都是在20世紀(jì)80年代中期開發(fā)出來(lái)的。前者由Gateway Design Aut [ 查看詳細(xì) ]

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