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HDLC協(xié)議控制器的IP核方案及其實(shí)現(xiàn)
- 介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現(xiàn)方法，分別對(duì)發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設(shè)計(jì)采用Verilog HDL語(yǔ)言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
- 關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器
采用Verilog的數(shù)字跑表設(shè)計(jì)及實(shí)驗(yàn)
- 本節(jié)通過(guò)Verilog HDL語(yǔ)言編寫(xiě)一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以?xún)?nèi)精確至百分之一秒的計(jì)時(shí)。
- 關(guān)鍵字： 計(jì)數(shù)器 數(shù)字跑表 Verilog
基于Verilog的SMBus總線控制器的設(shè)計(jì)與實(shí)現(xiàn)
- SMBus是一種高效的同步串行總線。通過(guò)分析SMBus總線協(xié)議，提出了一種運(yùn)行于基于PCI-Express技術(shù)的橋接芯片上的SMBus控制器的設(shè)計(jì)方案，并且用Verilog語(yǔ)言描述，最后在Altera公司的FPGA上得以實(shí)現(xiàn)。通過(guò)仿真測(cè)試，證明該方法是穩(wěn)定有效的。
- 關(guān)鍵字： SMBus總線 Verilog 有限狀態(tài)機(jī)
基于FPGA實(shí)現(xiàn)CPCI數(shù)據(jù)通信
- 本文設(shè)計(jì)的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過(guò)Verilog HDL語(yǔ)言在FPGA中產(chǎn)生相應(yīng)的控制信號(hào)，完成對(duì)數(shù)據(jù)的快速讀寫(xiě)，從而實(shí)現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
- 關(guān)鍵字： CPCI協(xié)議轉(zhuǎn)換 Verilog FPGA
抗故障攻擊的專(zhuān)用芯片存儲(chǔ)單元設(shè)計(jì)
- 在復(fù)用檢測(cè)和線性校驗(yàn)碼檢測(cè)的基礎(chǔ)上，提出互補(bǔ)存儲(chǔ)、奇偶校驗(yàn)和漢明碼校驗(yàn)三種存儲(chǔ)單元的抗故障攻擊防護(hù)方案。應(yīng)用這三種方案，用硬件描述語(yǔ)言Verilog設(shè)計(jì)了三種抗故障攻擊雙端口RAM存儲(chǔ)器，在Altera 公司的器件EP1C12Q240C8上予以實(shí)現(xiàn)。
- 關(guān)鍵字： 漢明碼校驗(yàn) 存儲(chǔ)單元 Verilog
基于至簡(jiǎn)設(shè)計(jì)法實(shí)現(xiàn)的PWM調(diào)制verilog
- 一、 功能描述 脈沖寬度調(diào)制(pulse width modelation)簡(jiǎn)稱(chēng)PWM，利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測(cè)量、通信到功率控制與變換的許多領(lǐng)域中脈沖寬度調(diào)制是利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測(cè)量、通信到功率控制與變換的許多領(lǐng)域中?！ ≡诒菊碌膽?yīng)用中可以認(rèn)為PWM就是一種方波。如圖所示： PWM波形圖 上圖是一個(gè)周期為10ms，高電平為
- 關(guān)鍵字： PWM verilog
基于FPGA的自適應(yīng)均衡器的研究與設(shè)計(jì)
- 摘要：近年來(lái)，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點(diǎn)，本文闡述了自適應(yīng)均衡器的原理并對(duì)其進(jìn)行改進(jìn)。最
- 關(guān)鍵字： 自適應(yīng)均衡器 寬帶數(shù)字接收機(jī) FPGA Verilog HDL
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