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          Verilog HDL獨(dú)家程序設(shè)計經(jīng)驗(yàn)分享

          • 對于Verilog HDL的初學(xué)者,經(jīng)常會對語法中的幾個容易混淆的地方產(chǎn)生困惑。下面列出幾個常見問題和解決它們的小竅門。1.“=”和“=”的區(qū)分方法前面的內(nèi)容已經(jīng)從原理上解釋了阻塞(=)和非阻塞(=
          • 關(guān)鍵字: Verilog  HDL    程序設(shè)計    

          Verilog HDL基礎(chǔ)教程之:程序基本結(jié)構(gòu)

          • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言,也是一種結(jié)構(gòu)描述的語言。也就是說,既可以用電路的功能描述,也可以
          • 關(guān)鍵字: Verilog  HDL  基礎(chǔ)教程  程序    

          ISE入門三部曲

          • 本著方便后來人,不用那么苦逼的去看英文資料,可以更快的入門,同時也為了這接近一年的時間天天寫Verilog作結(jié),馬上就要去上一年課了,不用再寫代碼,也不用再熬夜咯。為了方便闡述,以一個簡單的8路選擇器作為例子。
          • 關(guān)鍵字: ISE  8路選擇器  Verilog  工程建立  入門  常見錯誤  

          FPGA設(shè)計經(jīng)驗(yàn)談

          • 從大學(xué)時代第一次接觸FPGA至今已有10多年的時間。至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺上完成數(shù)字秒表,搶答器,密碼鎖等實(shí)驗(yàn)時,那個興奮勁。當(dāng)時由于沒有接觸到HDL硬件描述語言,設(shè)計都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的。
          • 關(guān)鍵字: FPGA  EDA  VHDL  Verilog  時鐘  IP核  

          玩轉(zhuǎn)FPGA必備基礎(chǔ)

          • 通過論壇里如火如荼的FPGA DIY活動就能看出來FPGA必然是現(xiàn)今的技術(shù)熱點(diǎn)之一。無論學(xué)生還是工程師都希望跨進(jìn)FPGA的大門。網(wǎng)絡(luò)上各種開發(fā)板、培訓(xùn)班更是多如牛毛,仿佛在告訴你不懂FPGA你就OUT啦。那么我們要玩轉(zhuǎn)FPGA必須具備哪些基礎(chǔ)知識呢?下面我們慢慢道來。
          • 關(guān)鍵字: FPGA  HDL  Altera  Xilinx  DIY  

          U盤SoC的設(shè)計與實(shí)現(xiàn)

          • 設(shè)計和實(shí)現(xiàn)了U盤SoC。本系統(tǒng)包括USB CORE和已驗(yàn)證過的CPU核、Nandflash、UDC_Control等模塊,模塊間通過總線進(jìn)行通信。其中USB CORE為本文設(shè)計的重點(diǎn),用Verilog HDL語言實(shí)現(xiàn),同時并為此設(shè)計搭建了功能完備的Modelsim仿真環(huán)境,進(jìn)行了仿真驗(yàn)證。
          • 關(guān)鍵字: U盤  片上系統(tǒng)  USB  Verilog HDL  

          電路設(shè)計模塊化與設(shè)計重利用

          • 摘要:本文主要介紹了在Cadence Board Design System上實(shí)現(xiàn)電路設(shè)計模塊化與設(shè)計重利用的設(shè)計方法。
            關(guān)鍵詞:Cadence Concept—HDL;原理圖;子電路;模塊化;層次化

            隨著電路設(shè)計復(fù)雜程度的增加,設(shè)計
          • 關(guān)鍵字: Cadence Concept&mdash  HDL  原理圖  子電路  模塊化  層次化  

          基于SATAII協(xié)議的CRC32并行算法的研究

          • 在介紹CRC校驗(yàn)原理和傳統(tǒng)CRC32串行比特算法的基礎(chǔ)上,由串行比特型算法推導(dǎo)出一種CRC32并行算法、并結(jié)合SATAⅡ協(xié)議的要求,完成了SATAⅡ主控制器設(shè)計中CRC生成與校驗(yàn)?zāi)K的設(shè)計。最后通過在ISE平臺上編寫Verilog硬件描述語言,對SATA協(xié)議中幀結(jié)構(gòu)數(shù)據(jù)進(jìn)行仿真,驗(yàn)證該CRC32并行算法能夠滿足SATA接口實(shí)時處理的要求。
          • 關(guān)鍵字: CRC32  并行算法  SATA  Verilog  

          8位無符號數(shù)乘法運(yùn)算HDL設(shè)計實(shí)例

          • 原理分析 加減乘除是運(yùn)算的基礎(chǔ),也是我們在小學(xué)課堂里的重點(diǎn)必修課。乘除運(yùn)算雖然對于我們今天來說還是小菜一碟,讓計算機(jī)做起來也是九牛一毛不足掛齒,但是要真探究一下計算機(jī)是如何完乘除運(yùn)算的,可還真有
          • 關(guān)鍵字: HDL  8位  符號  乘法運(yùn)算    

          Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

          • 1 引言近30年來,由于微電子學(xué)和計算機(jī)科學(xué)的迅速發(fā)展,給EDA(電子設(shè)計自動化)行業(yè)帶來了巨大的變化。特別是進(jìn)入20世紀(jì)90年代后,電子系統(tǒng)已經(jīng)從電路板級系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式。可以說
          • 關(guān)鍵字: Verilog  FPGA  CPLD  HDL    

          Verilog按鍵消抖的理解

          • 按鍵在按下時會產(chǎn)生抖動,釋放時也會產(chǎn)生抖動,所以在設(shè)計鍵盤掃描程序時必須考慮按鍵的消抖,我們一般只考慮按下 ...
          • 關(guān)鍵字: Verilog  按鍵消抖  延時  

          Verilog代碼命名六大黃金規(guī)則

          • Verilog代碼命名六大黃金規(guī)則,關(guān)于Verilog代碼中命名的六大黃金規(guī)則。  1. 系統(tǒng)級信號的命名?! ∠到y(tǒng)級信號指復(fù)位信號,置位信號,時鐘信號等需要輸送到各個模塊的全局信號;系統(tǒng)信號以字符串Sys開頭?! ?. 低電平有效的信號后一律加下劃線
          • 關(guān)鍵字: 黃金  規(guī)則  六大  命名  代碼  Verilog  

          基于串口通訊的Verilog設(shè)計

          • 1 串口通信基本特點(diǎn)隨著多微機(jī)系統(tǒng)的應(yīng)用和微機(jī)網(wǎng)絡(luò)的發(fā)展,通信功能越來越顯得重要。串行通信是在一根傳輸線上一位一位地傳送信息.這根線既作數(shù)據(jù)線又作聯(lián)絡(luò)線。串行通信作為一種主要的通信方式,由于所用的傳輸線少
          • 關(guān)鍵字: Verilog  串口通訊    

          基于Verilog HDL語言的32X8 FIFO設(shè)計

          • 摘要:介紹了FIFO的基本概念、設(shè)計方法和步驟,采用了一種新穎的讀、寫地址寄存器和雙體存儲器的交替讀、寫機(jī)制,實(shí)現(xiàn)了FIFO的基本功能,同時使本32X8 FIFO擁有可同時讀、寫的能力,完全基于Verilog HDL語言實(shí)現(xiàn)了電路功能
          • 關(guān)鍵字: Verilog  32X8  FIFO  HDL    

          基于Verilog HDL語言的CAN總線控制器設(shè)計及驗(yàn)證

          • 摘要:在此利用VerilogHDL設(shè)計了一款CAN總線控制器,首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄...
          • 關(guān)鍵字: CAN總線  控制器  FPGA  Verilog  HDL  
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          verilog-hdl介紹

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