verilog-hdl 文章 進(jìn)入verilog-hdl技術(shù)社區(qū)
基于FPGA的高速長線陣CCD驅(qū)動電路
- 高速長線陣CCD(電荷耦合器)具有低功耗,小體積,高精度等優(yōu)勢,廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動電路設(shè)計(jì)是CCD正常工作的關(guān)鍵問題之一,CCD驅(qū)動信號時序是一組相位要求嚴(yán)格的脈沖信號,只有時序信
- 關(guān)鍵字: CCD 線陣 FPGA verilog HDL
基于Verilog HDL的SVPWM算法的設(shè)計(jì)與仿真
- 摘要:空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點(diǎn),廣泛應(yīng)用于三相電力系統(tǒng)中。基于硬件的FPGA/CPLD芯片能滿足該算法對處理速度、實(shí)時性、可靠性較高的要求,本文利用Verilog HDL實(shí)現(xiàn)空間矢量脈寬調(diào)制算
- 關(guān)鍵字: 同步電動機(jī) 電壓型逆變器 Verilog HDL
一種高效網(wǎng)絡(luò)接口的設(shè)計(jì)
- 為了得到比傳統(tǒng)片上網(wǎng)絡(luò)的網(wǎng)絡(luò)資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果,提出了一種新的高效網(wǎng)絡(luò)接口的設(shè)計(jì)方法,并采用Verilog HDL語言對相關(guān)模塊進(jìn)行編程,實(shí)現(xiàn)了高效傳輸功能,同時又滿足核內(nèi)路由的設(shè)計(jì)要求。最終通過仿真軟件Xilinx ISE Design Suite 12.3和ModelSim SE 6.2b得到了滿足設(shè)計(jì)要求的仿真結(jié)果。
- 關(guān)鍵字: 片上網(wǎng)絡(luò) 網(wǎng)絡(luò)資源接口 核內(nèi)路由 Verilog HDL
基于Xilinx V5的DDR2數(shù)據(jù)解析功能實(shí)現(xiàn)
- 基于Xilinx V5的DDR2數(shù)據(jù)解析功能實(shí)現(xiàn),摘要:介紹了一種基于Xilinx V5芯片的硬件板卡上,利用Verilog硬件編程語言,來實(shí)現(xiàn)DDR2對數(shù)據(jù)文件解析的目的:分析了CPCI總線與FPGA之間的通信特點(diǎn);然后根據(jù)收到的數(shù)據(jù)文件要求,介紹了DDR2的使用方法;最后介紹了對
- 關(guān)鍵字: Xilinx Verilog DDR2 數(shù)據(jù)解析 信號波形
基于CPLD的LCD1602顯示系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
- 摘要:為了提高LCD1602顯示效果,增強(qiáng)抗擾能力,文章基于TOP2812開發(fā)板,依據(jù)LCD1602操作時序要求,在開發(fā)板CPLD部分實(shí)現(xiàn)了LCD1602顯示系統(tǒng)的設(shè)計(jì)。文中對
- 關(guān)鍵字: LCD1602 顯示系統(tǒng) 時序 Vetilog HDL
混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn)
- 混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn),摘要:隨著電子對抗技術(shù)的快速發(fā)展,在有源式干擾機(jī)中需要用到數(shù)字高斯白噪聲。通過對混合同余法產(chǎn)生隨機(jī)序列的原理研究,本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下,采用ROM查找表的方
- 關(guān)鍵字: 高斯白噪聲 混合同余法 FPGA Verilog HDL
【E課堂】verilog之可綜合與不可綜合
- 可綜合的意思是說所編寫的代碼可以對應(yīng)成具體的電路,不可綜合就是所寫代碼沒有對應(yīng)的電路結(jié)構(gòu),例如行為級語法就是一種不可綜合的代碼,通常用于寫仿真測試文件?! 〗⒖删C合模型時,需注意以下幾點(diǎn): 不使用initial 不使用#10之類的延時語句 不使用循環(huán)次數(shù)不確定的循環(huán)語句,如forever,while等 不使用用戶自定義原語(UDP元件) 盡量使用同步方式設(shè)計(jì)電路 用always塊來描述組合邏輯時,應(yīng)列出所有輸入信號作為敏感信號列表,即always@(*) 所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)
- 關(guān)鍵字: verilog FPGA
數(shù)字電路設(shè)計(jì)入門之?dāng)?shù)字設(shè)計(jì)的任務(wù)和兩項(xiàng)基本功
- 這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路,我推薦的一本書就是--《數(shù)字設(shè)計(jì)-原理與實(shí)踐》,其他的深入點(diǎn)可以看看《完整數(shù)字設(shè)計(jì)》;而對于硬件描述語言呢?有兩個原則,一個是買書的原則,一個是看書的原則。首先,你必須買兩類書,一類是語法書,平常使用的時候可以查一查某些語法;一類是,對語言的使用的講解和使用的方法(如何書寫RTL,如何設(shè)計(jì)電路,如何調(diào)試代碼,使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人,我想介紹一些比較好的書給入門者,避免大家走彎路。
- 關(guān)鍵字: VHDL Verilog
數(shù)字電路設(shè)計(jì)入門之?dāng)?shù)字設(shè)計(jì)的任務(wù)和兩項(xiàng)基本功
- 這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路,我推薦的一本書就是--《數(shù)字設(shè)計(jì)-原理與實(shí)踐》,其他的深入點(diǎn)可以看看《完整數(shù)字設(shè)計(jì)》;而對于硬件描述語言呢?有兩個原則,一個是買書的原則,一個是看書的原則。首先,你必須買兩類書,一類是語法書,平常使用的時候可以查一查某些語法;一類是,對語言的使用的講解和使用的方法(如何書寫RTL,如何設(shè)計(jì)電路,如何調(diào)試代碼,使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人,我想介紹一些比較好的書給入門者,避免大家走彎路。
- 關(guān)鍵字: Verilog RTL
新一代IC設(shè)計(jì)聚焦改善混合信號驗(yàn)證技術(shù)
- IC設(shè)計(jì)業(yè)界目前正研究如何統(tǒng)合Verilog-AMS與IEEE 1800標(biāo)準(zhǔn)的SystemVerilog,或?qū)肽M混合信號(AMS)成為新的SystemVerilog-AMS標(biāo)準(zhǔn)。 目前四大驗(yàn)證語言標(biāo)準(zhǔn)有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標(biāo)準(zhǔn),但仍需數(shù)年研究才能供業(yè)界使用。 根據(jù)智財(cái)標(biāo)準(zhǔn)設(shè)立組織Accellera官網(wǎng),許多研究正如火如荼進(jìn)行,聚焦新功能與產(chǎn)
- 關(guān)鍵字: IC設(shè)計(jì) Verilog
基于ModelSim的使用說明、技術(shù)文獻(xiàn)、應(yīng)用實(shí)例匯總
- Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件,它能提供友好的仿真環(huán)境,是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù),編譯仿真速度快,編譯的代碼與平臺無關(guān),便于保護(hù)IP核,個性化的圖形界面和用戶接口,為用戶加快調(diào)錯提供強(qiáng)有力的手段,是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。 淺析基于Modelsim FLI接口的協(xié)同仿真 介紹了如何利用modelsim提供的FLI(Foreign Langu
- 關(guān)鍵字: HDL ASIC
不同的verilog代碼風(fēng)格看RTL視圖之二
- 這次要說明的一個問題是我在做一個480*320液晶驅(qū)動的過程中遇到的,先看一個簡單的對比,然后再討論不遲。 這個程序是在我的液晶驅(qū)動設(shè)計(jì)中提取出來的。假設(shè)是x_cnt不斷的增加,8bit的x_cnt加一個周期回到0后,y_cnt加1,如此循環(huán),本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個區(qū)間內(nèi)為1,其它時刻內(nèi)為0。一般而言會有如下兩種描述,前者是時序邏輯,后者是組合邏輯。當(dāng)然除了下面兩種編碼風(fēng)格外,還可以有很
- 關(guān)鍵字: verilog RTL
verilog-hdl介紹
您好,目前還沒有人創(chuàng)建詞條verilog-hdl!
歡迎您創(chuàng)建該詞條,闡述對verilog-hdl的理解,并與今后在此搜索verilog-hdl的朋友們分享。 創(chuàng)建詞條
歡迎您創(chuàng)建該詞條,闡述對verilog-hdl的理解,并與今后在此搜索verilog-hdl的朋友們分享。 創(chuàng)建詞條
熱門主題
關(guān)于我們 -
廣告服務(wù) -
企業(yè)會員服務(wù) -
網(wǎng)站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案:1101082052 京公網(wǎng)安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案:1101082052 京公網(wǎng)安備11010802012473