臺積電推出20納米及CoWoSTM參考流程

　　臺積電公司日前宣布，領(lǐng)先業(yè)界成功推出支持20納米工藝與CoWoS (Chip on Wafer on Substrate)技術(shù)的設(shè)計參考流程，展現(xiàn)了該公司在開放創(chuàng)新平臺(Open Innovation Platform, OIP)架構(gòu)中支持20納米與CoWoS 技術(shù)的設(shè)計環(huán)境已準(zhǔn)備就緒。

　　臺積電公司20納米參考流程采用現(xiàn)行經(jīng)過驗證的設(shè)計流程協(xié)助客戶實現(xiàn)雙重曝影技術(shù)(Double Patterning Technology, DPT)，藉由雙重曝影技術(shù)所需知識的布局與配線(Place and Route)、時序(Timing)、實體驗證(Physical Verification)及可制造性設(shè)計(Design for Manufacturing, DFM)，電子設(shè)計自動化(EDA)領(lǐng)導(dǎo)廠商通過驗證的設(shè)計工具能夠支持臺積電公司20納米工藝;通過硅芯片驗證的CoWoS^TM參考流程則能夠整合多芯片以支持高帶寬與低功耗應(yīng)用，加速三維集成電路(3D IC)設(shè)計產(chǎn)品的上市時間，芯片設(shè)計業(yè)者亦受惠于能夠使用電子設(shè)計自動化廠商現(xiàn)有的成熟設(shè)計工具進(jìn)行設(shè)計。

　　臺積電公司研究發(fā)展副總經(jīng)理侯永清博士表示：「這些參考流程完整地提供了芯片設(shè)計業(yè)者臺積電公司先進(jìn)的20納米與CoWoS^TM技術(shù)以協(xié)助他們盡早開始設(shè)計開發(fā)產(chǎn)品，對于臺積電公司及其開放創(chuàng)新平臺設(shè)計生態(tài)環(huán)境伙伴而言，我們的首要目標(biāo)在于能夠及早并完整地提供先進(jìn)的硅芯片與生產(chǎn)技術(shù)給我們的客戶?！?/p>

　　20納米參考流程

　　臺積電公司20納米參考流程藉由雙重曝影技術(shù)所需的知識協(xié)助客戶實現(xiàn)20納米芯片設(shè)計，降低設(shè)計的復(fù)雜度并且提供必要的準(zhǔn)確性;實現(xiàn)雙重曝影的要素包括預(yù)先分色(pre-coloring)能力、新的電阻電容擷取(RC Extraction)方法、雙重曝影技術(shù)簽核(Sign Off)、實體驗證、以及可制造性設(shè)計。此外，臺積電公司與設(shè)計生態(tài)環(huán)境伙伴提供與雙重曝影技術(shù)兼容的20納米硅智財設(shè)計，加速客戶采用20納米工藝。

　　CoWoS 參考流程

　　CoWoS 參考流程能夠?qū)崿F(xiàn)三維集成電路多芯片的整合，這套新的CoWoS 參考流程僅對現(xiàn)行設(shè)計方法做最小的改變，使得三維集成電路的轉(zhuǎn)換能夠順利進(jìn)行。該流程涵蓋了從金屬凸塊、金屬墊、中介層到C4凸塊之間進(jìn)行布局與繞線時的管理;創(chuàng)新的凸塊組合結(jié)構(gòu);針對芯片之間高速鏈接所需的準(zhǔn)確擷取與信號一致性分析;從芯片到封裝到系統(tǒng)的熱分析(Thermal Analysis);以及芯片級(Die-level)與堆棧級(Stacking-level)測試所需的整合式三維集成電路測試方法。

　　客制化設(shè)計考流程與射頻參考設(shè)計套件

　　客制化設(shè)計參考流程能夠?qū)崿F(xiàn)20納米客制化布局之雙重曝影，提供20納米工藝所需的解決方案，包括與仿真器的直接鏈接以驗證電壓相關(guān)的設(shè)計法則檢查(Voltage-dependent DRC)、整合布局依賴效應(yīng)(LDE)解決方案、以及高介電金屬閘極(HKMG)技術(shù)的處理。射頻參考設(shè)計套件則提供全新的高頻設(shè)計準(zhǔn)則，包括60GHz射頻模型支持、以及高效能的電磁特性擷取(Electromagnetic Characterization)，透過60GHz從前端至后端實作流程的范例與整合被動組件(Integrated Passive Device, IPD)的支持來協(xié)助客戶實現(xiàn)設(shè)計能力。