CMOS工藝多功能數(shù)字芯片的輸出緩沖電路設(shè)計(jì)
作者：
時(shí)間：2012-06-08
來(lái)源：網(wǎng)絡(luò)
收藏
英飛凌汽車電子生態(tài)圈
掃碼關(guān)注
獲取最新最全汽車電子
技術(shù)方案與實(shí)用技巧
由圖3(a)(b)(c)(d)可知，在輸出緩沖器設(shè)計(jì)為三級(jí)反相器鏈的情況下，緩沖器的上升時(shí)間tr=17．6 ns，tf=16 ns，td=15．84 ns。
2)把輸出緩沖器設(shè)計(jì)為五級(jí)反相器鏈，如圖4所示。
圖4中各個(gè)PMOS管和NMOS管的尺寸分別為(取S=2．72)。
則同樣通過HSPICE仿真軟件，在0．6μm CSMC 2P2MCMOS工藝庫(kù)下的仿真結(jié)果為(負(fù)載為100 pF電容，1 kΩ電阻)。如圖5(a)(b)(c)(d)所示，主要考慮仿真結(jié)果中的輸出反向器鏈的上升時(shí)間tr、下降時(shí)間tf、上升延遲和下降延遲td。
評(píng)論